本实用新型涉及半导体领域，特别涉及一种CMOS工艺的悬浮衬底的射频开关。
背景技术：
现有的CMOS(Complementary Metal Oxide Semiconductor)工艺的射频开关的设计：通常采用三阱工艺：p-well，Deep-nwell和p-sub三层阱来隔离射频信号，以达到提高射频耐压的目的。
其中p-well的直流偏置电压由控制信号控制，Deep-nwell的直流偏置电压一般控制在﹢3V左右，而p-sub电压一般是接到0V(GND)；这样，就可以通过p-well到Deep-nwell(P到N)和Deep-nwell到p-sub(N到P)的PN结来隔离射频电压。
限于标准CMOS工艺中PN结的耐压限制(一般PN结的反向击穿电压在7V～8V左右)，上述典型设计的三阱CMOS射频开关一般只能耐受10V左右的电压，超过10V的电压会将PN结反向击穿，导致射频功率泄露，从而开关的隔离度和插损等参数会急剧变差。实测的数据，一般CMOS工艺做的三阱射频开关，最大耐受功率大约是30dBm左右，这在现代的发送模式下，是不够的。
因此有必要提供一种新的解决方案来解决上述问题。
技术实现要素：
本实用新型的目的之一在于提供一种CMOS工艺的射频开关，其衬底悬浮设置，可以提高最大耐受功率。
为了实现本实用新型的目的，本实用新型提供一种射频开关，其包括：衬底；电阻；形成于所述衬底内的衬底接触区，其通过所述电阻连接至接地端；和形成于衬底内的多个射频开关单元；其中每个射频开关单元包括形成于所述衬底内的深N阱区、形成于深N阱区内的P阱区、形成于深N阱区内的深N阱接触区、形成于P阱区内的间隔的N+源极区、N+漏极区和P阱接触区、位于P阱区的上方且位于N+源极区和N+漏极区之间的栅极氧化层、位于栅极氧化层上方的多晶硅栅极。
与现有技术相比，本实用新型中的衬底p-sub通过一个大电阻与接地端相连，这样就阻止了交流信号泄放到地，即将衬底p-sub的交流电位悬浮，提高了射频开关的正向通路和反向通路的耐压，提高了射频开关的最大耐受功率。
【附图说明】
结合参考附图及接下来的详细描述，本实用新型将更容易理解，其中同样的附图标记对应同样的结构部件，其中：
图1示意出了本实用新型的射频开关的物理结构的截面示意图。
【具体实施方式】
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
图1为本实用新型的CMOS工艺的射频开关的物理结构的截面结构示意图。如图1所示的，所述射频开关包括衬底p-sub和形成于所述衬底p-sub上的多个射频开关单元，所述衬底p-sub内形成有衬底接触区(SUB)，图1中示意出了两个射频开关单元，实际上其可以包括有更多个射频开关单元。每个射频开关单元包括形成于所述衬底p-sub内的深N阱区Deep-nwell、形成于深N阱区Deep-nwell内的P阱区p-well、形成于深N阱区Deep-nwell内的深N阱接触区V_NW、形成于P阱区p-well内的间隔的N+源极区SOURCE、N+漏极区DRAIN和P阱接触区BODY、位于P阱区p-well的上方且位于N+源极区SOURCE和N+漏极区DRAIN之间的栅极氧化层110、位于栅极氧化层上方的多晶硅栅极GATE。其中P阱区p-well的P阱接触区BODY连接的直流偏置电压由控制信号控制，深N阱区Deep-nwell的深N阱接触区V_NW连接的直流偏置电压一般控制在﹢3V左右，而衬底p-sub的衬底接触区通过电阻R接到0V(GND)。所述射频开关还包括电阻R，所述衬底接触区通过所述电阻连接至接地端。
多个射频开关单元相互串联，一个射频开关单元的源极会与相邻的射频开关的漏极相连，各个射频开关单元的栅极会相互连接在一起，形成串联的射频开关单元组合。
在图1中，其中一个射频开关单元的N+源极区SOURCE、N+漏极区DRAIN、多晶硅栅极GATE、深N阱接触区V_NW、p-well、Deep-nwell分别被标记为SOURCE1、DRAIN1、GATE1、V_NW1、p-well1、Deep-nwell1，另一个射频开关单元的N+源极区SOURCE、N+漏极区DRAIN、多晶硅栅极GATE、深N阱接触区V_NW、p-well、Deep-nwell分别被标记为SOURCE2、DRAIN2、GATE2、V_NW2、p-well2、Deep-nwell2。
如果图1中的衬底p-sub的衬底接触区SUB不设置电阻R，而是直接接到0V(GND)，那么在射频开关处于导通状态时，大功率射频信号在漏极DRAIN和源极SOURCE都会出现，SUB接交流地(GND)，那么漏极DRAIN和源极SOURCE的正向通路(从漏极DRAIN和源极SOURCE到衬底)的耐压是Vr11+Vd12+Vr13，漏极DRAIN和源极SOURCE的反向通路(从衬底到漏极DRAIN和源极SOURCE)的耐压是Vd11+Vr12+Vd13，其中，Vr11，Vr12，Vr13分别表示寄生二极管D11、D12、D13的反向偏置电压，Vd11，Vd12，Vd13分别表示寄生二极管D11、D12、D13的正向偏置电压，考虑到标准的3.3V CMOS工艺，一般二极管的反向偏置电压Vr＝8V，正向偏置电压Vd＝1V，这样计算，正向通路和反向通路的最大射频耐压分别是17V和10V，因此最低的耐受射频电压就大约是10V。
而在本实用新型中，衬底p-sub的衬底接触区SUB通过一个大电阻R(约20kΩ)连接到交流地(GND)，考虑到射频开关一般将DRAIN和SOURCE端的阻抗匹配到50Ω，这个20kΩ电阻R相对射频交流信号是高阻的，就阻止了射频交流信号泄放到地。于是，衬底p-sub的直流电压仍旧是0V，而交流信号会升高，从而降低了d11、d12、d13这三个二极管两端的交流电压差，这三个二极管更不容易击穿，CMOS工艺的射频开关能耐受的峰值功率也就越大，就达到了提高功率能力的目的。这样，通过一个20kΩ的大电阻，将p-sub的交流电位悬空，降低了CMOS工艺中各个阱的电压应力，从而提高了CMOS射频开关的耐受功率。在其他实施例中，所述电阻R可以是其他大于10kΩ的其他电阻值。
上述说明已经充分揭露了本实用新型的具体实施方式。需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于所述具体实施方式。