本实用新型涉及一种触发器电路，具体是一种基于CPLD技术实现的双边沿触发器电路，属于硬件电路设计技术领域。
背景技术：
随着数字电路系统规模的日益扩大，追求系统功率损耗的低功耗成为一个普遍的设计趋势，众所周知的，数字系统功耗的主要来源是系统内各节点电位跳变过程中的动态功耗，它占有整个功耗的70％～90％，数字系统动态功耗的降低有着重要意义。降低动态功耗又应该从两方面考虑：一是减少对于实现逻辑功能不起作用的开关跳变活动，阻断其向电路内部渗透，从而抑制其相应的动态功耗，达到低功耗设计的目的，这就是低功耗设计中的冗余抑制技术口；二是应尽量提高各次开关跳变活动的利用率，使时钟信号的每次跳变，甚至每次跳变的前后沿都能为实现相应时序逻辑功能服务，从而使完成相同逻辑功能所需的开关跳变次数减少，以达到减少开关活动量，降低功耗的目的。以上列举的第二种方式实现降低功耗的基本原理可以归纳为：在时序逻辑系统中，逻辑功能的实现是依靠时钟脉冲(CP)触发触发器的翻转来实现的，时序系统中的时钟脉冲是唯一一直在跳变的信号，是系统动态功耗的主要来源，若能提高时钟脉冲的利用率，则完成相同的逻辑功能就可以减少时钟脉冲数，也就降低了功耗。也即是在数字系统设计中我们需要一种时序逻辑基础单元，它能够同时检测时钟信号的上升沿和下降沿。
而在CPLD这种典型的大规模数字系统电路设计中，我们利用原理图方式实现数字系统电路时却缺少这样能够同时检测时钟信号的上升沿和下降沿的基本时序逻辑基础单元(基本的时序逻辑单元通常包括触发器和锁存器)，例如采用常见的开发工具QUARTUS软件，利用原理图方式设计电路时，如图2所示，所能够调用的触发器均为单边沿触发器，图中列举的各触发器均为上升沿触发，需要实现下降沿触发时候可以在时钟端添加非门，但不能实现上升沿和下降沿触发。
综上，在CPLD原理图开发方式中，时钟边沿的跳变未被充分利用时钟的利用率只有50％，如果触发器对时钟脉冲的两个边沿均能触发翻转，就可大大提高时钟的利用率，达到降低功耗的目的。
技术实现要素：
针对现有技术存在的上述不足，本实用新型的目的是：提供一种能够对时钟脉冲的两个边沿均能触发翻转，以提高时钟的利用率，达到降低功耗的目的的基于CPLD原理图设计方式的触发器电路。
为了实现上述目的，本实用新型采用了以下的技术方案。
一种CPLD双边沿触发器电路，其特征在于：它主要由D触发器、数据选择器、非门和异或门组成；所述D触发器为上升沿触发电路；所述异或门为二输入异或门；
D触发器的输出端与所述非门的输入端连接；所述非门的输出端与D触发器的触发端连接；
D触发器的输出端还与异或门的第一输入端连接；异或门的输出端与D 触发器的时钟端相连接；异或门的第二输入端与数据选择器的输出端相连接；所述数据选择器为4选1数据选择器，所述数据选择器的第1被选数据输入端与第1晶振的信号输出端相连接，所述数据选择器的第2被选数据输入端与第2晶振的信号输出端相连接，所述数据选择器的第3被选数据输入端与第3晶振的信号输出端相连接，所述数据选择器的第4被选数据输入端与第4 晶振的信号输出端相连接；
第1、2、3…N输出触发器的时钟端均与异或门的输出端相连接；
第1、2、3…N输出触发器的触发端构成多路双边沿触发器电路的第1、2、 3…N触发端；
第1、2、3…N输出触发器的输出端构成多路双边沿触发器电路的第1、2、 3…N输出端。
进一步的，所述输出触发器是RS触发器或T触发器。
相比现有技术，本实用新型具有如下优点：本实用新型中D触发器的输出端通过非门与D触发器的触发端连接；D触发器的输出端与异或门的第一输入端连接，异或门的第二输入端作为接收系统时钟信号的端口；当系统时钟信号送入异或门的第二输入端，异或门的第二输入端上升沿和下降沿对应时刻均会在异或门的输出端出现上升沿。因此如果将异或门的输出接入输出触发器的时钟端便可以实现输出触发器对从异或门第二输入端输入的时钟脉冲的两个边沿均能触发翻转，因此本实用新型电路结构应用到CPLD系统开发中就可大大提高时钟的利用率，达到降低功耗的有益效果。
此外，本实用新型的4选1选择器可以对设置在系统电路板上的4个晶振的输出信号进行选择，为整个触发器电路输入不同频率的时钟信号；异或门输出的信号还可以同时送入多个不同的输出触发器，因此本实用新型的输入时钟信号可以灵活选择不同频率的信号，被选出的时钟信号也可以用于不同的输出触发器，这为CPLD系统电路的设计提供更多的灵活性。
附图说明
图1为本实用新型电路结构图；
图2为CPLD设计中常见的触发器单元；
图3为本实用新型中双边沿时钟信号产生单元电路主要信号波形图；
图4为本实用新型中双边沿时钟信号产生单元电路主要信号放大后的波形图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细说明。
一、电路组成与连接关系
CPLD(复杂可编程逻辑器件)，是从PAL和GAL器件发展出来的数字器件，相对PAL和GAL器件而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。
本实用新型便是应用在CPLD开发中的一种触发器电路单元。如图2所示，通常所集成开发软件平台(例如QUARTUS 2软件)能够调用的触发器均为单边沿触发器，图2中列举的各触发器均为上升沿触发，需要实现下降沿触发时候可以在时钟端添加非门，但不能实现上升沿和下降沿触发。因此，在 CPLD原理图开发方式中，时钟边沿的跳变未被充分利用时钟的利用率只有 50％，如果触发器对时钟脉冲的两个边沿均能触发翻转，就可大大提高时钟的利用率，达到降低功耗的目的。本实用新型所提供的电路结构便是利用单边沿触发的D触发器为核心的电路结构实现双边沿触发，以提高时钟利用率，降低系统电路功耗。
一种CPLD双边沿触发器电路，它主要由D触发器、数据选择器、非门和异或门组成；
1、D触发器、非门和异或门构成本实用新型的双边沿时钟信号产生单元；具体电路组成与结构如下：
D触发器为上升沿触发电路，异或门为二输入异或门；D触发器和异或门是采用CPLD原理图设计方式调用系统库自带单元模块实现的。
D触发器的输出端与所述非门的输入端连接；非门的输出端与D触发器的触发端D连接；D触发器的输出端Q还与异或门的第一输入端连接；异或门的输出端与D触发器的时钟端相连接；异或门的第二输入端与数据选择器的输出端相连接。
2、数据选择器构成输入时钟信号选择单元；数据选择器为4选1数据选择器，数据选择器的第1被选数据输入端与第1晶振的信号输出端相连接，数据选择器的第2被选数据输入端与第2晶振的信号输出端相连接述数据选择器的第3被选数据输入端与第3晶振的信号输出端相连接，数据选择器的第4被选数据输入端与第4晶振的信号输出端相连接；异或门的第二输入端与数据选择器的输出端相连接。
此外，第1、2、3…N输出触发器的时钟端均与异或门的输出端相连接；第1、2、3…N输出触发器的触发端构成多路双边沿触发器电路的第1、2、3… N触发端；第1、2、3…N输出触发器的输出端构成多路双边沿触发器电路的第1、2、3…N输出端，其中N为大于3的自然数。
二、本实用新型工作原理与工作过程如下：
1、双边沿时钟信号产生单元工作原理：图3是通过开发软件平台 QUARTUS 2仿真得到的波形图，为了仿真方便(截取该单元电路进行仿真时候需要定义标记端口名称才能进行仿真)，在仿真时将异或门的第二输入端标记为CLKIN，将D触发器的清零端标记为CLR，将D触发器的输出端标记为Q，将异或门的输出端标记为CLKOUT，为两个更清晰的显示电路波形在软件平台中将信号进行放大后得到了图4。从图3和图4中可以清楚的看到在 CLKIN的上升沿和下降沿到达时CLKOUT上均出现了上升沿，实现了双边沿信号产生。当然CLKIN的上升沿到达时间与CLKOUT的一次上升沿之间有一个时间延迟，CLKIN的下降沿到达时间与CLKOUT的另一次上升沿之间也有一个时间延迟，从图4中可以看出这个延迟时间大约为5纳秒。
具体工作原理如下：本实用新型中D触发器的输出端通过非门与D触发器的触发端连接；D触发器的输出端与异或门的第一输入端连接，异或门的第二输入端作为接收系统时钟信号的端口；系统开始工作时，将D触发器清零，当异或门的第二输入端(接收系统时钟信号的端口，也是4选1数据选择器的输出口)为低电平时，根据异或运算规则，两个低电平相异或输出低电平；当系统时钟信号的上升沿到达时，异或门的第二输入端出现从低电平往高电平的跳变，根据异或运算规则，异或门的输出也将同时出现从低电平往高电平的跳变，也即是在系统时钟信号出现上升沿的同时异或门的输出端也出现上升沿，此上升沿信号同时也送入D触发器的时钟端，此时D触发器的输出端任然保持在之前清零得到的低电平，该低电平经非门取反后送入D 触发器的触发端D，经D触发器采集后存入D触发器内由D触发器的输出端输出(当然这存在一个延迟时间t)，也即是在延迟时间t内D触发器的输出端Q仍然保持低电平，但是延迟时间t之后则出现高电平，当D触发器的输出端Q出现高电平后，由于异或门的第二输入端仍然保持高电平因此异或门便输出低电平，当然同时也出现下降沿，直到异或门的第二输入端出现下降沿时，由于D触发器的输出端Q仍然保持高电平因此经过异或运算后异或门输出一个上升沿(异或门的第二输入端出现的下降沿随之而来的低电平与D 触发器输出端Q的高电平相异或结果为高电平，因此也即会出现上升沿)，也即是说在系统时钟信号出现下升沿的同时异或门的输出端又出现一个上升沿，如此周而复始在异或门的第二输入端的上升沿和下降沿对应时刻均会在异或门的输出端出现上升沿。
2、数据选择器构成输入时钟信号选择单元工作原理
数据选择器构成输入时钟信号选择单元工作原理即是4选1数据选择器的工作原理，当选择端输入00时选出D0信号，将第1晶振的输出信号送入异或门的第二输入端；选择端输入01时选出D1信号，将第2晶振的输出信号送入异或门的第二输入端，以此类推选中不同的晶振的输出信号。
第1、2、3…N输出触发器的时钟端均与异或门的输出端相连接接收双边沿信号，其工作原理与普通触发器相同，如图1所示，输出触发器可以是RS 触发器、T触发器、D触发器，甚至可以接入D锁存器。这些触发器资源可以灵活的满足数字系统设计中对基本时序逻辑单元的需求，为CPLD设计带来灵活性。
本实用新型的使用方式如下：可以将本实用新型电路结构作为CPLD设计的一个成熟单元使用，例如在QUARTUS 2软件中将其创建为一个原理图模块，需要时候进行调用。
最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。