数字分数分频倍增的注入锁定振荡器的制作方法

本申请的实施例总体涉及电子电路，并且具体地，涉及数字分数分频倍增的注入锁定振荡器。

背景技术：

分数分频(fractional-n)时钟发生器是有线和无线系统的必要组成部分。为了获得可接受的噪声性能，可以使用基于电感电容(lc)的分数分频锁相环(pll)来生成分数时钟。然而，基于lc的分数pll在集成电路(ic)内会消耗很大的实施区域。因此，基于lc的分数pll不适合深亚微米ic。另一方面，相对于基于lc的分数pll，基于环形压控振荡器(vco)的分数pll消耗较少的实施区域，但具有较差的噪声性能。因此，希望提供一种既节省实施区域又能显示出可接受的噪声性能的分数分频振荡器电路。

技术实现要素：

本申请描述了用于提供数字分数分频倍增注入锁定振荡器的技术。在示例中，时钟发生器电路包括分数参考发生器，所述分数参考发生器被配置为响应于基准参考时钟和相位误差信号生成参考时钟，所述参考时钟的频率是基准时钟频率的有理数倍数。所述时钟发生器电路还包括数控延迟线(dcdl)，所述dcdl被配置为基于第一控制代码延迟所述参考时钟。所述时钟发生器电路还包括脉冲发生器，所述脉冲发生器被配置为基于所述延迟的参考时钟生成脉冲。所述时钟发生器电路还包括数控振荡器(dco)，所述dco包括被耦接到脉冲发生器以接收脉冲的注入输入，所述dco被配置为基于所述脉冲和第二控制代码生成输出时钟。所述时钟发生器电路还包括相位检测器，所述相位检测器被配置为比较所述输出时钟的相位和所述参考时钟的相位并生成所述相位误差信号。时钟发生器电路还包括控制电路，所述控制电路被配置为基于所述相位误差信号生成所述第一控制代码和所述第二控制代码。

在另一示例中，所述时钟发生器电路包括分数参考发生器，其具有第一输入、第二输入、第三输入以及输出，其中所述分数参考发生器的第一输入被配置为接收基准参考时钟，所述分数参考发生器的第二输入被配置为接收频率控制代码，所述分数参考发生器的输出被配置为提供参考时钟。时钟发生器电路还包括数控延迟线(dcdl)，所述dcdl具有第一输入、第二输入和输出，所述dcdl的第一输入被耦接到分数参考发生器的输出。时钟发生器电路还包括脉冲发生器，其具有第一输入、第二输入和输出，所述脉冲发生器的第一输入被耦接到dcdl的输出。时钟发生器电路还包括数控振荡器(dco)，其具有第一输入、第二输入以及输出，其中dco的第一输入被耦接到脉冲发生器的输出，dco的输出被配置为提供输出时钟。时钟发生器电路还包括相位检测器，其具有被耦接到dco的输出的第一输入、被耦接到分数参考发生器的输出的第二输入以及被耦接到参考频率发生器的第三输入的输出。时钟发生器电路还包括控制电路，其具有被耦接到相位检测器的输出的第一输入、被耦接到dcdl的第二输入的第一输出、被耦接到脉冲发生器的第二输入的第二输出以及被耦接到dco的第二输入的第三输出。

在另一示例中，生成输出时钟的方法包括响应于基准参考时钟和相位误差生成参考时钟，其中参考时钟的频率是基准参考时钟的频率的有理数倍数。该方法还包括基于第一控制代码延迟参考时钟。该方法还包括基于延迟的参考时钟生成脉冲。该方法还包括基于第二控制代码和脉冲生成输出时钟。该方法还包括比较输出时钟的相位和参考时钟的相位并生成相位误差信号。该方法还包括基于相位误差信号生成第一控制代码和第二控制代码。

参考下文详细的描述可以理解这些和其他的方面。

附图说明

通过参考示例实施方式，可以详细地理解上述的特征并获得上文简要概述的更具体的描述，其中一些示例在附图中被示出。然而，应当注意，附图仅示出了典型的示例实施方式，因此不应被视为限制其范围。

图1示出了现场可编程门阵列(fpga)的示例架构，其中可以采用根据示例的时钟发生器；

图2是描绘时钟发生器的示例的框图；

图3是描绘时钟发生器的具体示例的框图；

图4是描绘基准时钟发生器的示例的框图。

图5是描绘根据示例的生成输出时钟的方法的流程图。

为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。可以预期，一个示例的元件可以被有利地并入其他示例中。

具体实施方式

在下文中参考附图描述了各种特征。应当注意，附图可以按比例或不按比例绘制，并且在所有附图中相似结构或功能的元件由相同的附图标记表示。应注意，附图仅旨在方便描述特征。它们并非旨在作为对要求保护的发明的详尽描述，或作为对要求保护的发明的范围的限制。另外，图示的示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且即使未如此示出，或者未如此明确地描述，也可以在任何其他示例中被实施。

本申请描述了数字分数分频倍增的注入锁定振荡器。在示例中，振荡器电路包括分数分频倍增的注入锁定环，该锁定环提供用于频率跟踪的积分路径控制和用于振荡器噪声抑制的脉冲发生器路径。振荡器电路采用注入门控(injectiongating)以在跟踪和噪声抑制之间交替。在示例中，校准的数控延迟环(dcdl)被用于生成分数分频参考时钟。第二dcdl被用于创建延迟锁定环(dll)，其改变脉冲发生器注入时序(injectiontiming)。该dll环为振荡器提供二阶噪声整形传递函数，以抑制随机噪声和闪烁噪声。此外，dll提供相位检测器偏移消除以减少确定性抖动(deterministicjitter)。

图1示出了fpga100的示例架构，其包括大量不同的可编程片(programmabletile)，可编程片包括多吉比特收发器(“mgt”)101、可配置逻辑块(“clb”)102、随机存取存储器块(“bram”)103、输入/输出块(“iob”)104、配置和时钟逻辑(“config/clocks”)105、数字信号处理块(“dsp”)106、专用输入/输出块(“i/o”)107(例如，配置端口和时钟端口)以及其他可编程逻辑108，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些fpga还包括专用处理器块(“proc”)110。

在一些fpga中，每个可编程片可以包括至少一个可编程互连元件(“int”)111，可编程互连元件111具有到同一片内的可编程逻辑元件的输入和输出端120的连接，如包括在图1a顶部的示例所示。每个可编程互连元件111(也称为“互连元件111”)还可以包括至相同片或其他片中的相邻可编程互连元件的互连段122的连接。每个可编程互连元件111还可以包括至逻辑块(未示出)之间的通用路由资源的互连段124的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，所述路由通道包括互连段(例如，互连段124)的路径和用于连接互连段的开关块(未示出)。通用路由资源的互连段(例如，互连段124)可以跨越一个或多个逻辑块。可编程互连元件111与通用路由资源一起实现用于所示fpga的可编程互连结构(“可编程互连”)。

在示例实施方式中，clb102可以包括可被编程以实现用户逻辑的可配置逻辑元件(“cle”)112以及单个可编程互连元件(“int”)111。除了一个或多个可编程互连元件之外，bram103还可以包括bram逻辑元件(“brl”)113。通常，一块片中包括的互连元件的数量取决于片的高度。在图示的示例中，一块bram片具有与五个clb相同的高度，但是也可以具有与其他数量(例如，四个)的clb相同的高度。除了适当数量的可编程互连元件之外，dsp片106还可以包括dsp逻辑元件(“dspl”)114。除了可编程互连元件111的一个实例之外，iob104还可以包括例如输入/输出逻辑元件(“iol”)115的两个实例。如本领域技术人员所清楚的，实际连接到例如i/o逻辑元件115的i/o焊盘通常不限于输入/输出逻辑元件115的区域。

在图示的示例中，靠近裸片(die)中心的水平区域(如图1a所示)用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直的列109用于跨越fpga的宽度分布时钟和配置信号。

一些利用图1所示架构的fpga包括额外的逻辑块，这些额外的逻辑块会打乱构成fpga大部分的常规列状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块110跨越几列clb和bram。处理器块110可以包括各种组件，范围从单个微处理器到包括微处理器、存储器控制器、外围设备的完整可编程处理系统等。

注意图1仅旨在示出示例性fpga架构。例如，一行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对大小以及包括在图1顶部的互连/逻辑实施方式纯粹是示例性的。例如，在实际fpga中，通常在clb出现的任何地方包括多于一个的相邻的clb行，以方便用户逻辑的有效实现，但是相邻clb行的数量随fpga的整体大小而变化。在另一示例中，除了处理器块110之外或替代处理器块110，fpga可以包括完整的处理系统(例如，处理器、存储器、外围设备等)。在这样的实施方式中，片上系统(soc)可以包括与处理系统通信的可编程结构(如fpga100中所示的可编程逻辑)。

fpga100可以包括时钟发生器150。时钟发生器150可以是如本文示例中所述的数字分数分频倍增的注入锁定振荡器。时钟发生器150可被用于为fpga100中的各种电路生成所需频率的时钟，例如利用mgt101或利用在可编程结构中配置的电路。如下文所述，时钟发生器150可以是全数字的或基本上是数字的并且特别适合于亚微米制造工艺，其中亚微米制造工艺被用于制造fpga100。此外，时钟发生器150实现基准参考时钟的分数分频倍增(fractional-nmultiplication)，相比较于整数分频时钟发生器，其提供更好的灵活性和性能。此外，时钟发生器150包括一个架构，该架构抑制振荡器闪烁噪声并生成具有低抖动的输出时钟。fpga100可以包括多于一个的时钟发生器150的实例。虽然fpga100被示为可以使用时钟发生器150的示例系统，但是时钟发生器150可以在无数其他系统中使用以生成低噪声、低抖动的输出时钟。

图2是描绘时钟发生器150的示例的框图。时钟发生器150包括分数参考发生器(fractionalreferencegenerator)202、延迟锁定环(dll)204、脉冲发生器206、数控振荡器(dco)、积分控制电路210和频率跟踪电路212。在一些示例中，时钟发生器150可以包括基准时钟发生器205。在一些示例中，时钟发生器150可以包括粗频率控制电路214。在其他示例中，可以省略基准时钟发生器205和/或粗频率控制电路214。在一个示例中，时钟发生器150可以从外部时钟源(例如，晶体振荡器等)接收外部参考时钟。或者，时钟发生器150可以从内部源(例如，ic中的另一个锁相环(pll))接收外部参考时钟。时钟发生器150可以被耦接到外部控制逻辑216。外部控制逻辑216可以被配置为对时钟发生器150编程以生成具有期望频率的输出时钟。例如，外部控制逻辑216可以是上述fpga100的一部分。

基准时钟发生器205的输入接收外部参考时钟。基准时钟发生器205的输出被耦接到分数参考发生器202的输入。基准时钟发生器205提供基准时钟(也被称为基准参考时钟)以供分数参考发生器202使用。

分数参考发生器202的另外的输入接收频率控制信号和相位误差信号。频率控制信号可以由外部控制逻辑216生成。相位误差信号由频率跟踪电路212生成。分数参考发生器202包括输出，该分数参考发生器202的输出被耦接到dll204的输入和频率跟踪电路212的输入。分数参考发生器202的输出提供参考时钟。分数参考发生器202的示例在图3中示出并在下文中描述。

dll204包括输出，该dll204的输出被耦接到脉冲发生器206的输入。dll204的输出提供延迟的参考时钟供脉冲发生器206使用。dll204的一个示例在图3中示出并在下文中描述。时钟发生器150包括“注入路径”(injectionpath)，其包括分数参考发生器202、dll204和脉冲发生器206。dll204的一部分位于注入路径上。dll204的另一部分与频率跟踪电路212共享电路。

脉冲发生器206的输出被耦接到dco208的输入。脉冲发生器206的输出提供脉冲序列，在本申请中被称为“注入脉冲”。脉冲发生器206的另一输入可以从频率跟踪电路212接收门控信号。门控信号使得脉冲发生器206选择性地门控脉冲。也就是说，当门控信号有效时，脉冲发生器206不生成来自延迟的参考时钟的脉冲。当门控信号无效时，脉冲发生器206从延迟的参考时钟生产脉冲。积分控制电路210被配置为接收门控信号的逻辑反转。这样，当脉冲发生器206有效时，积分控制电路210无效，反之亦然。在一些示例中，脉冲可以具有静态宽度。在其他示例中，脉冲发生器206可以是可编程的，并且脉冲宽度可以动态地变化(例如，通过外部控制逻辑216)。可以使用数字逻辑来实现脉冲发生器206。可以采用各种数字或模拟脉冲发生电路以基于dco208的实施来实现脉冲发生器206。通常，脉冲发生器206包括组合逻辑，例如一个或多个逻辑门，并且还可以包括时序逻辑，例如一个或多个触发器。

dco208的另一输入被耦接到粗频率控制电路214的输出。dco208的另一输入被耦接到积分控制电路210的输出。dco208的输出提供输出时钟。可以使用数字电路或数字电路和模拟电路的组合来实施dco208。在示例中，dco208包括环形压控振荡器(vco)。也可以使用其他类型的vco。或者，可以采用其他类型的振荡器，例如数控振荡器(nco)。通常，dco208包括频率控制端口和注入端口。频率控制端口用于调整dco208的频率。频率控制端口可被分为粗频率选择(cfs)端口和细频率选择(ffs)端口。在所示的示例中，粗频率控制电路214被耦接到cfs端口，积分控制电路210被耦接到ffs端口。脉冲发生器206被耦接到注入端口。注入端口被用于将振荡器注入-锁定到注入脉冲频率的特定谐波(harmonic)，该谐波可以是基准时钟的整数倍或分数倍。可以通过使用频率控制端口调谐所需谐波附近的dco208来选择所需的谐波。

积分控制电路210是频率跟踪电路212的一部分。频率跟踪电路212的输入被耦接到dco208的输出。频率跟踪电路212的输出包括积分控制电路210的输出、向脉冲发生器206提供门控信号的输出以及向分数参考发生器202提供相位误差信号的输出。频率跟踪电路212和积分控制电路210的示例在图3中示出并在下文中描述。

在运行时，外部控制逻辑216对时钟发生器150进行编程，以生成输出时钟，该输出时钟的频率为“n.f”乘以基准时钟的频率。分数参考发生器202生成参考时钟，该参考时钟的频率是基准时钟频率的有理数倍。在一些示例中，该有理数倍被设置为基准时钟频率的非整数倍。可以设置由分数参考发生器202应用的有理数乘数以获得由时钟生成器150应用的n.f乘数的期望分数部分。

分数参考发生器202和脉冲发生器206之间的dll204调节注入脉冲的时序。dll204与脉冲注入一起为dco208提供二阶噪声整形传递函数，以抑制随机噪声和闪烁噪声。dll204还有助于偏移消除以减少确定性抖动。脉冲发生器206根据延迟的参考时钟生成脉冲。当门控信号无效时，脉冲被耦接到dco208的注入端口。当门控信号有效时，跳过一个或多个脉冲，不将一个或多个脉冲施加到dco208的注入端口，并且积分控制电路210有效。积分控制电路210和/或粗频率控制电路214在参考时钟频率的n次谐波附近调谐dco208的频率。以这种方式，时钟发生器150将n.f乘数应用到基准时钟的频率。

频率跟踪电路212生成相位误差作为校准信号用于分数参考发生器202。频率跟踪电路212还基于门控信号的状态选择性地将相位误差耦接到dll204或积分控制电路210作为负反馈。当脉冲未被门控时，频率跟踪电路212将相位误差耦接到dll204作为负反馈。当脉冲被门控时，频率跟踪电路212将相位误差耦接到积分控制电路210作为负反馈。dll204调节注入脉冲时序以最小化相位偏移并提供dco相位噪声抑制。积分控制电路210调节dco208的频率以最小化相位误差。频率跟踪电路212(或直接的外部控制)可以设置门控信号的频率和占空比(dutycycle)。

图3是描绘时钟发生器150的具体示例的框图。如图3所示，分数参考发生器202包括数控延迟线(dcdl)302、校准电路304和至少一个delta-sigma调制器306。delta-sigma调制器306的输入接收频率控制代码。delta-sigma调制器306的输出被耦接到校准电路304的输入。校准电路304的另一输入被耦接以接收相位误差信号。校准电路304的输出被耦接到dcdl302的输入。dcdl302的输入接收基准参考时钟。dcdl302的输出提供参考时钟，其被称为reffrac。

在运行时，dcdl302将可变延迟应用于基准参考时钟以生成参考时钟。延迟的量由校准电路304控制。校准电路304基于delta-sigma调制器306的输出和相位误差调整由dcdl302施加的延迟，使得最大延迟范围是dco时钟周期的整数倍，该整数倍取决于delta-sigma调制器306的阶数。在示例中，delta-sigma调制器306包括单个delta-sigma调制器。delta-sigma调制器使得校准电路304基于频率控制代码调制多个值之间的延迟。因此，参考时钟的频率获得基准时钟频率的某些有理数倍数的随着时间的平均值。在另一示例中，delta-sigma调制器306包括一对delta-sigma调制器。第一delta-sigma调制器将多比特频率信息转换为较少数量的比特，同时保持分辨率信息的完整。第二delta-sigma调制器通过累积频率信号将频率信息转换为相位信息。

频率跟踪电路212包括控制电路318。控制电路318包括相位检测器316、注入门控电路312、数字累加器314(acc)、数字累加器310(acc)和解复用器320。dll204包括dcdl308、相位检测器316和数字累加器314(由虚线dll路径示出)。dcdl308被耦接在dcdl302和脉冲发生器206之间。dcdl308的输入被耦接到dcdl302的输出。dcdl308的另一输入被耦接到数字累加器314的输出。dcdl308的输出被耦接到脉冲发生器206的输入。dcdl308提供延迟的参考时钟作为输出，其被称为refdel。在示例中，时钟发生器150还包括dcdl330，该dcdl330被耦接在分数参考发生器202的输出和相位检测器316的输入之间。dcdl330被配置为取消标称偏移延迟(nominaloffsetdelay)。

积分控制电路210包括数字累加器310和相位检测器316(由虚线积分控制路径示出)。数字累加器310的输出被耦接到dco208的频率控制输入。相位检测器316的输入被分别耦接到dcdl302和dco208的输出。相位检测器316的输出被耦接到解复用器320的输入和校准电路的输入。解复用器320的输出被分别耦接到数字累加器314和310的输入。解复用器320的控制输入被耦接到注入门控电路312的输出。

在运行时，注入门控电路312生成门控信号。当门控信号无效时，由脉冲发生器206生成的脉冲被耦接到dco208的注入端口。此外，解复用器320将由相位检测器316生成的相位误差信号耦接到数字累加器314。在一个示例中，相位检测器316包括子采样开关式相位检测器(bang-bangphasedetector)。也可以使用其他类型的相位检测器。通常，相位检测器316比较输出时钟的相位和参考时钟的相位以确定相位误差。相位误差信号可以具有离散的单比特或多比特值，例如+1、0和-1(例如，上/下值)。当门控信号无效时，相位误差更新数字累加器314，数字累加器314又进而调整由dcdl308施加的延迟以生成延迟的参考时钟。由dcdl308、数字累加器314和相位检测器316形成的环路起到上述dll204的作用。

当门控制信号有效时，由脉冲发生器206生成的脉冲被门控并且不被耦接到dco208的注入端口。此外，解复用器320将由相位检测器316生成的相位误差信号耦接到数字累加器310。相位误差更新数字累加器310，数字累加器310又进而调整dco208的频率。由dco208、数字累加器310和相位检测器316形成的环路提供积分频率控制。

图4是描绘基准时钟发生器205的示例的框图。基准时钟发生器205包括复用器404和内部时钟发生器402。复用器404的输入被耦接以接收外部参考时钟和由内部时钟发生器402生成的内部参考时钟。内部时钟发生器402可以包括输入和输出，其中内部时钟发生器402的输入被耦接以接收外部参考时钟，内部时钟发生器402的输出被耦接到复用器404的输入。内部时钟发生器402基于外部参考时钟生成参考时钟。复用器404的控制输入接收基准时钟选择信号。复用器404的输出提供基准时钟。如果外部时钟是干净的，则外部时钟可被用作基准时钟。否则，可以使用内部时钟。基准时钟可以由外部控制电路选择，例如外部控制逻辑216。在示例中，内部时钟发生器402可以包括被耦接到分频器的pll或倍增dll(mdll)。

图5是描绘根据示例的生成输出时钟的方法500的流程图。方法500可以由本申请中描述的时钟发生器150执行。仅仅出于说明的目的，方法500的步骤被按顺序地示出。方法500的实际步骤/功能由时钟发生器150的硬件同时执行。

在步骤502，外部控制电路选择基准参考时钟。在步骤504，分数参考发生器202从基准参考时钟生成参考时钟。特别地，在步骤506，delta-sigma调制器306生成控制信号。在步骤508，dcdl308延迟基准参考时钟。在步骤510，校准电路304基于控制信号和相位误差信号调整延迟。

在步骤512，dcdl308基于由数字累加器314提供的噪声抑制代码来延迟参考时钟。在步骤514，脉冲发生器206基于延迟的参考时钟生成注入脉冲。在步骤516，dco208基于注入脉冲和来自数字累加器310的跟踪代码生成输出时钟。

在步骤518，相位检测器316比较输出时钟和参考时钟以生成相位误差信号。在步骤520，相位误差信号被用于生成跟踪和噪声抑制代码。特别地，在步骤522，注入门控电路312生成门控信号。在步骤524，解复用器320基于门控信号选择性地耦接相位误差信号以更新代码。

在一个示例中，可以提供时钟发生器电路。时钟发生器电路可以包括：分数参考发生器，其被配置为响应于基准参考时钟和相位误差信号生成参考时钟，其中参考时钟的频率为基准参考时钟的频率的有理数倍；数控延迟线(dcdl)，其被配置为基于第一控制代码延迟参考时钟；脉冲发生器，其被配置为基于延迟的参考时钟生成脉冲；数控振荡器(dco)，其包括被耦接到脉冲发生器以接收脉冲的注入输入，dco被配置为基于脉冲和第二控制代码生成输出时钟；相位检测器，其被配置为比较输出时钟的相位和参考时钟的相位，并生成相位误差信号；控制电路，其被配置为基于相位误差信号生成第一控制代码和第二控制代码。

在一些这样的时钟发生器电路中，控制逻辑还可以被配置为控制脉冲发生器以门控率周期性地门控脉冲。

在一些这样的时钟发生器电路中，dcdl可以是第一dcdl，其中分数参考发生器可以包括：至少一个delta-sigma调制器，其被配置为基于第三控制代码生成至少一个控制信号；第二dcdl，其被配置为延迟基准参考时钟以生成参考时钟；以及校准电路，其被配置为基于至少一个控制信号和相位误差信号来调整第二dcdl的延迟。

在一些这样的时钟发生器电路中，有理数倍可以是非整数倍。

在一些这样的时钟发生器电路中，控制电路可以包括：第一数字累加器，其被配置为基于相位误差信号生成第一控制代码；第二数字累加器，其被配置为基于相位误差信号生成第二控制代码。

在一些这样的时钟发生器电路中，控制电路还可以包括：门控电路，其被配置为生成门控信号，门控信号被耦接到脉冲发生器；解复用器，其被配置为基于门控信号选择性地将相位误差信号耦接到第一数字累加器或第二数字累加器。

一些这样的时钟发生器还可以包括：复用器，其被配置为基于选择信号选择外部参考时钟或内部参考时钟作为基准参考时钟。

在另一个示例中，可以提供另一个时钟发生器。这种时钟发生器可以包括：分数参考发生器，其具有第一输入、第二输入、第三输入以及输出，其中分数参考发生器的第一输入被配置为接收基准参考时钟，分数参考发生器的第二输入被配置为接收频率控制代码，分数参考发生器的输出被配置为提供参考时钟；数控延迟线(dcdl)，其具有第一输入、第二输入以及输出，其中dcdl的第一输入被耦接到分数参考发生器的输出；脉冲发生器，其具有第一输入、第二输入和输出，其中脉冲发生器的第一输入被耦接到dcdl的输出；数控振荡器(dco)，其具有第一输入、第二输入和输出，其中dco的第一输入被耦接到脉冲发生器的输出，dco的输出被配置为提供输出时钟；相位检测器，其具有第一输入、第二输入和输出，其中相位检测器的第一输入被耦接到dco的输出，相位检测器的第二输入被耦接到分数参考发生器的输出，相位检测器的输出被耦接到参考频率发生器的第三输入；以及控制电路，其具有第一输入、第一输出、第二输出和第三输出，其中控制电路的的第一输入被耦接到相位检测器的输出、相位检测器的第一输出被耦接到dcdl的第二输入，相位检测器的第二输出被耦接到脉冲发生器的第二输入，相位检测器的第三输出被耦接到dco第二输入。

在这样的时钟发生器中，dcdl可以是第一dcdl，其中分数参考发生器可以包括：至少一个delta-sigma调制器，其中每个delta-sigma调制器都具有输入和输出，每个delta-sigma调制器的输入是分数参考发生器的第二输入；校准电路，其具有第一输入、第二输入和输出，其中校准电路的第一输入被耦接到每个delta-sigma调制器的输出，校准电路的第二输入是分数参考发生器的第三输入；以及第二dcdl，其具有第一输入、第二输入和输出，其中第二dcdl的第二输入被耦接到校准电路的输出，第二dcdl的第一输入是分数参考发生器的第一输入，第二dcdl的输出是分数参考发生器的输出。

在这种时钟发生器中，控制电路可以包括：第一数字累加器，其具有输入和输出，其中第一数字累加器的输出是控制电路的第一输出；以及第二数字累加器，其具有输入和输出，其中第二数字累加器的输出是控制电路的第三输出。

在这种时钟发生器中，控制电路还可以包括：门控电路，其具有输出，其中门控电路的输出是控制电路的第二输出。

在这样的时钟发生器中，控制电路还可以包括：解复用器，其具有被耦接到相位检测器的输出的第一输入、被耦接到门控电路的输出的第二输入、被耦接到第一数字累加器的输入的第一输出以及被耦接到第二数字累加器的输入的第二输出。

一些这样的时钟发生器还可以包括：复用器，其具有被配置为接收外部参考时钟的第一输入、被配置为接收内部参考时钟的第二输入、被配置以接收选择信号的第三输入以及被耦接到分数参考发生器的第一输入以提供基准参考时钟的输出。

在这种时钟发生器中，相位检测器可以包括子采样开关式相位检测器。

在另一示例中，可以提供一种生成输出时钟的方法。这种生成输出时钟的方法可以包括：响应于基准参考时钟和相位误差生成参考时钟，其中参考时钟的频率是基准参考时钟的频率的有理数倍；基于第一控制代码延迟参考时钟；基于延迟的参考时钟生成脉冲；基于第二控制代码和脉冲生成输出时钟；比较输出时钟的相位和参考时钟的相位并生成相位误差信号；以及根据相位误差信号生成第一控制代码和第二控制代码。

这种方法还可以包括：以门控率周期性地门控脉冲。

在一些这样的方法中，生成参考时钟的步骤可以包括：基于第三控制代码使用至少一个delta-sigma调制器生成至少一个控制信号；延迟基准参考时钟以生成参考时钟；基于至少一个控制信号和相位误差信号调整第二dcdl的延迟。

在一些这样的方法中，生成第一控制代码和第二控制代码的步骤可以包括：基于相位误差信号生成第一控制代码；以及根据相位误差信号生成第二控制代码。

在一些这样的方法中，生成第一控制代码和第二控制代码的步骤还可以包括：生成门控信号从而以门控率门控脉冲；以及基于门控信号选择性地更新第一控制代码或第二控制代码。

一些这样的方法还可以包括：基于选择信号选择外部参考时钟或内部参考时钟作为基准参考时钟。

虽然前述内容针对特定的实施例，但是可以在不脱离其基本范围的情况下设计其他和进一步的实施例，并且本发明的范围由所附权利要求确定。