自适应时钟分布系统中的供应电压跟踪时钟产生器的制作方法

所公开的方面涉及自适应时钟分布系统。更具体地说，示范性方面是针对跟踪供应电压变化，并基于电压下降来调适时钟产生。

背景技术：

在例如用于处理系统、芯片上系统(soc)等的集成电路的电子电路中，稳定的、经调节的供应电压(vdd)是合意的。举例来说，电子电路的切换活动中的突然改变可导致供应电压中的下降(在本文中被称作“电压下降”)，从而感应在用于电子电路的电压或电力递送系统中的大电流瞬变。电压下降可在半导体裸片上所集成的所有电路上具有全局作用，且其发生率可为随机且不可预测的。

电压下降可使电子电路的性能和能效降级，这是可在高频或高性能设计中加剧的问题。为了减轻电压下降的效应，一些技术识别电子电路可在其下以可接受频率起作用而不使性能降级的最小可接受操作电压。接着基于可为可能的最坏情况电压下降来计算“保护带”。将供应电压设计成大于至少所述保护带的最小可接受操作电压。因此，即使在最坏情况电压下降下，供应电压也不会下降到低于最小可接受操作电压。然而，在为此最差情况情境(如上所述，其可为随机且可能的，相对罕见的)设计时，即使在不存在电压下降时，供应电压也维持在高得多的电平，从而产生不必要的电力浪费。

减轻电压下降的效应的其它技术涉及将例如去耦合电容器等硬件结构添加到半导体裸片或封装，但将此类结构视为无效，尤其在电压下降的值可具有大变化的情况下。

在检测到电压下降后，一些常规技术还即刻尝试降低用以操作电子电路的系统时钟的频率，以企图减慢电子电路，且使恰当的功能性维持在因电压下降而产生的较低的供应电压。举例来说，可将反馈路径提供到用以产生系统时钟的锁相回路(pll)，以向pll指示电压下降已发生。基于所述指示，pll可降低系统时钟的频率(例如降低因子二，以使电子电路的操作频率减半)，来顾及降低的供应电压。在一些情况下，可使用时钟分频器电路来降低pll所产生的时钟的频率。在这些方法中，可涉及时间滞后或响应时间，从检测到电压下降的起始的时间点到电子电路的时钟频率降低时的时间。此响应时间可为相当大的，且横跨若干时钟循环，在此期间电子电路可在原始时钟频率下但在所述电压下降所导致的降低的供应电压下操作。所述电压下降可具有对电子电路的几乎即时的影响，特别在高操作频率下，且因此常规技术中的高响应时间可使电子电路暴露于各种错误条件，其中的一些可为不可逆的。

为了对抗与响应时间相关联的前述问题，已提出一种自适应时钟分布(acd)系统(例如见2015年3月25日申请且标题为“用于自适应时钟分布系统中的关键路径时间延迟的现场操作校准的自动校准电路及其相关方法和系统(automaticcalibrationcircuitsforin-field，operationalcalibrationofcritical-pathtimedelaysinadaptiveclockdistributionsystems，andrelatedmethodsandsystems)”的第14/668,041号美国专利申请案，下文称为“‘041申请案”)。在电压下降的情况下，‘041申请案的acd系统利用时钟数据延迟补偿技术来提供可接受的响应时间，在此期间可自适应性地降低时钟频率，而不影响电子电路的性能。在这点上，在acd系统中提供可调谐长度延迟(tld)元件，以在将系统时钟提供到全局时钟分布网络之前，在系统时钟的时钟产生路径中引入tld。tld有效地延长电子电路的电路路径中的时钟数据延迟补偿，在电压下降的起始之后持续一或多个时钟循环，这提供充足的响应时间来自适应性地降低时钟频率。将tld元件的输出处的时钟周期设计成跟踪供应电压中的电压变化，持续等于tld的持续时间。随着电路路径在电压下降期间减慢，tld元件的输出处的时钟周期增加以补偿所述减慢。因此，时序裕度(计算为时钟周期减路径延迟)在等于tld元件的延迟的持续时间内保持不变。acd系统还包含动态变化监视器(dvm)或下降检测器，以检测电压下降的起始，连同自适应控制单元和时钟分频器，以在tld元件的输出处使时钟频率降低一半，以避免时序裕度失效。

尽管‘041申请案的上述acd系统可通过自适应性地响应大量值的相对罕见电压下降来改进性能，acd系统的性能益处可随着电子电路在时钟频率fclk的一半下操作的时钟循环的数目增加而减少。因此，本领域中持续需要可对抗电子电路中的电压下降的负面效应，同时避免先前方法在这点上前述限制的有效技术。

技术实现要素：

本发明的示范性实施例是针对一种自适应时钟分布(acd)系统，其具有用于产生具有精细调谐到供应电压的量值的频率的时钟的电压跟踪时钟产生器(vtcg)，来在电压下降期间实现电子电路的改进的性能。

举例来说，一示范性方面是针对一种自适应时钟分布(acd)系统，其包括：可调谐长度延迟(tld)电路，其经配置以将预先选择的延迟添加到根时钟，以产生tld时钟；电压下降检测器，其经配置以检测供应电压中的电压下降；以及电压跟踪时钟产生器(vtcg)，其经配置以产生vtcg时钟，其中在电压下降期间，将vtcg时钟的频率精细调谐到两个或更多个值中的一者，以对应于供应电压的量值。一种时钟选择器经配置以选择vtcg时钟作为将在电压下降期间提供提供到电子电路的acd时钟，且在未检测到电压下降时，选择tld时钟作为acd时钟。

另一示范性方面是针对一种操作自适应时钟分布(acd)系统的方法，所述方法包括：将可调谐长度延迟(tld)添加到根时钟，以产生tld时钟；检测供应电压中的电压下降；在电压下降期间，产生具有精细调谐到两个或更多个值以对应于供应电压的量值的频率的电压跟踪时钟产生器(vtcg)时钟；以及在所述电压下降期间选择vtcg时钟且在未检测到电压下降时选择tld时钟作为将提供到电子电路的acd时钟。

另一示范性方面是针对一种设备，所述设备包括：用于将可调谐长度延迟(tld)添加到根时钟以产生tld时钟的装置；用于检测供应电压中的电压下降的装置；用于在电压下降期间，产生具有精细调谐到两个或更多个值以对应于供应电压的量值的频率的电压跟踪时钟产生器(vtcg)时钟的装置；以及用于在所述电压下降期间选择vtcg时钟且在未检测到电压下降时选择tld时钟作为将提供到电子电路的时钟的装置。

附图说明

呈现随附图式以辅助描述本发明的实施例，且提供所述图式仅用于说明实施例而非对实施例加以限制。

图1说明根据本公开的示范性方面的具有电压跟踪时钟产生器的自适应时钟分配系统。

图2说明与图1的自适应时钟分配系统的操作有关的实例时序图。

图3a-b涉及根据本公开的示范性方面的电压跟踪时钟产生器的实施方案。

图4a-b涉及根据本公开的示范性方面的用于校准电压跟踪时钟产生器的校准器的实施方案。

图5说明根据本公开的示范性方面的对应于操作自适应时钟分配系统的方法的流程图。

图6描绘可在其中有利地使用本公开的方面的示范性计算装置。

具体实施方式

在以下针对本发明特定实施例的描述和相关图式中揭示本发明的若干方面。可在不脱离本发明的范围的情况下设计替代性实施例。另外，将不会详细描述或将省略本发明的众所周知的元件以免混淆本发明的相关细节。

词语“示范性”在本文中用于意指“充当实例、例子或说明”。在本文中被描述为“示范性”的任何实施例未必被理解为比其它实施例优选或有利。类似地，术语“本发明的实施例”并不要求本发明的所有实施例包含所论述特征、优点或操作模式。

本文中所使用的术语仅出于描述特定实施例的目的，且无意限制本发明的实施例。如本文所使用，单数形式“一”和“所述”既定还包括复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括”和/或“包含”当在本文中使用时指定所叙述的特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。

另外，依据待由例如计算装置的元件执行的动作的序列来描述许多实施例。将认识到，本文中描述的各种动作可由特定电路(例如，专用集成电路(asic))，由正由一或多个处理器执行的程序指令或由所述两个的组合来执行。另外，本文中所描述的这些动作序列可被视为全部在任何形式的计算机可读存储媒体内体现，在所述计算机可读存储媒体中存储有对应的计算机指令集，所述计算机指令在执行时将致使相关联的处理器执行本文中所描述的功能性。因此，本发明的各种方面可以数个不同形式来体现，预期所有形式属于所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者来说，任何此类实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。

本公开的示范性方面是针对一种示范性自适应时钟分布(acd)系统，其包括电压跟踪时钟产生器(vtcg)，其经配置以产生频率跟踪供应电压的变化的时钟(在本文中被称作“vtcg时钟”)。因此，如果存在电压下降，那么将vtcg时钟的频率精细调整到所述电压下降的量值。因此，示范性acd系统通过自适应性地使电子电路的时钟频率降低可变量来改进对应电子电路的性能，所述可变量对应于所述电压下降的量值。因此，基于所述电压下降的量值，相比于不管量值如何，针对所有电压下降事件的时钟频率的一半的单个值，如在‘041申请案的前述acd系统中，在示范性方面，可精细调整时钟频率来取不同于正常操作频率的两个或更多个值。

在示范性方面中，可使用环形振荡器来实施vtcg，例如包括可选数目的延迟元件(例如反相器和伴随的逻辑)，致使其有效延迟对应于供应电压。因此，随着供应电压改变，例如在电压下降的情况下，基于供应电压的量值，vtcg时钟周期增加，或换句话说，环形振荡器的时钟频率对应地减小。在各种实施方案中可选数目的以下各项中的一或多个：一或多个粗粒度延迟元件和一或多个细粒度延迟元件可包含于环形振荡器的延迟路径中，以获得vtcg时钟的频率的精细调谐变化。

举例来说，所述示范性acd系统包含可调谐长度延迟(tld)元件，其经配置以通过将可编程延迟添加到pll所产生的系统时钟(或“根时钟”)来产生经延迟时钟(或“tld时钟”)。供应所述tld时钟作为到时钟选择器，以及到vtcg的一个输入。供应vtcg时钟作为到时钟选择器的另一输入。可使用电压下降检测器来检测电压下降。如果存在电压下降，那么电压下降检测器可产生错误信号(还被称作警告信号)，其与tld时钟同步，且被提供到自适应控制单元(acu)和vtcg。在电压下降的情况下，vtcg控制时钟选择器来选择vtcg时钟；否则，时钟选择器可选择tld时钟。

时钟选择器的输出被称作“acd时钟”，其可分布到电子电路的循序元件(例如触发器或闩锁)，且之后穿过一或多个缓冲器或驱动器，可供应到电子电路的各种节点(或“叶节点”)。tld在根时钟与acd时钟之间引入的可编程延迟提供允许以下事件发生的响应时间：电压下降检测器检测到电压下降；电压下降检测器的输出同步到tld时钟；以及时钟选择器被致使选择vtcg时钟作为acd时钟。一旦时钟选择器的输出处的acd时钟切换到vtcg时钟，acu就致使vtcg启用，且以无干扰方式产生vtcg时钟，其中vtcg时钟经调适以在供应电压变化中改变，因此基于电子电路中的路径的电压下降来调适时钟周期。因此，相比于其中时钟频率在电压下降事件不断地减小一半的‘041申请案的acd系统，示范性vtcg提供精细调谐时钟周期，其在每一时钟循环期间，基于供应电压变化对通过电子电路的电路延迟的影响而变化，这改进了电压下降事件期间的性能。

本公开的一些方面还针对vtcg的校准，其中可使vtcg时钟的测温代码与和根时钟的频率相关联的测温代码匹配。现将参考附图详细地描述上述和额外方面。

参看图1，示出自适应时钟分布(acd)系统100。acd系统100接收根时钟102作为输入(例如来自pll，未图示)，且在其输出处产生acd时钟111。可将acd时钟111供应到循序元件，例如触发器(ff)122，提供到各种延迟元件或驱动器124，且供应到电子电路120的其它叶节点。电子电路120可为任何集成电路，例如处理系统或soc。acd系统100和电子电路120可由同一电压供应器(未明确示出)供电，其中acd时钟111的频率可变化以适应电压供应器的变化，例如在电压下降事件期间。

更详细地说，acd系统100包含可调谐长度延迟(tld)104，其经配置以在根时钟102上引入可编程延迟，以产生示出为tld时钟105的经延迟时钟。可使用例如反相器、缓冲器、多路复用器等延迟元件来实施tld104，以引入一或多个时钟循环的可编程延迟(例如在一些实施方案中，2.5个时钟循环，其可被认为是检测电压下降且致使vtcg时钟109选定为acd时钟111所需的最小值数目的时钟循环)。如先前所阐述，可编程延迟提供响应时间，且在电压下降发生时，保护电子电路120使其免于暴露于错误或其它原因的降级。如果不存在电压下降，那么时钟选择器110经配置以选择tld时钟105作为acd时钟111。

acd系统100还包含电压下降检测器106，其经配置以检测电压下降的起始。电压下降检测器106可根据此项技术中已知的各种实施方案来配置，并且因此本文将不供应电压下降检测器106的详尽细节。在一个实例中，电压下降检测器106可经配置以基于等于根时钟102(根时钟102示出为到电压下降检测器106的输入)的时钟周期与电压下降检测器106中的可调谐延迟路径(未图示)的时间延迟之间时序差的时序裕度来检测电压下降的起始。可将时序裕度与指定时序裕度阈值进行比较，以指示是否违反时序裕度阈值(或换句话说，时序裕度为负，或在负方向上超过时序裕度阈值)或是否未违反时序裕度阈值(即，时序裕度为正)。

如果不存在电压下降，那么时序裕度将为正。另一方面，如果存在电压下降，那么可调谐延迟路径的时间延迟将较大，因为当供应电压减小时，信号跨越可调谐延迟路径要花较多的时间，且对应地时序裕度将变为负。如果时序裕度为负，那么电压下降检测器106提供示出为错误117的指示。acd系统100包含同步器114，其为经配置以使错误117与tld时钟105同步的同步器电路，且将经同步的错误115提供到vtcg108和自适应控制单元(acu)116，其将在以下部分中进一步详细阐述。在原生状态或正常操作情况下，即如果不存在电压下降，那么时钟选择器110经配置以选择tld时钟105作为acd时钟111，如先前所提到。基于经同步的错误115，acu116致使vtcg108断言时钟选择器控制119，且致使时钟选择器110将acd时钟111的选择从tld时钟105切换到vtcg时钟109。也接收经同步的错误115作为输入的acu116例如通过断言示出为vtcg启用107的信号，致使在tld时钟105的下一上升时钟边沿上vtcg108启用。

vtcg108包含具有可配置延迟的环形振荡器(ro)(如图3所示，环形振荡器可包括细粒度和粗粒度延迟元件的组合)。当断言vtcg启用107时，环形振荡器的时钟频率经配置以跟踪供应电压的量值，且因此vtcg时钟109的时钟周期的持续时间(且因此vtcg时钟109的频率)是供应电压的函数。vtcg108还包括选择逻辑(未图示)，其经配置以产生前述时钟选择器控制119。选择逻辑产生时钟选择器控制119，且acu116以确保当时钟选择器110的输出从tld时钟105切换到acd时钟111时acd时钟111上不出现干扰的方式提供vtcg启用107。因此，在电压下降的情况下，电子电路120的校正功能性和所要性能维持在acd_clock111的对应降低的频率。

现将参考图2的时序图200来阐述电压下降的情况下，时钟选择器110所实现的从tld时钟105到vtcg时钟109的无干扰切换(以及一旦电压下降停止起作用，就切换回到tld时钟105)。在时序图200中，供应波形201说明图1的acd系统100和电子电路120的供应电压的量值的变化。如供应波形201中所示，在表示为噪声事件202的时刻，发生电压下降。在噪声事件202之前，在时钟选择器110处选择tld时钟105，且作为acd时钟111提供到电子电路120。在噪声事件202之后，电压下降检测器106检测电压下降并断言错误117花费根时钟102(在图2中未图示)的至多一个时钟循环，且接着在另一1.5到2个时钟循环之后，错误117可在同步器114中同步以产生经同步的错误115。在时间203使经同步的错误115与tld时钟105(例如在图2的实例说明中，与tld时钟105的下降边缘)同步，且提供到acu116和vtcg108。基于经同步的错误115，断言时钟选择器控制119(在图2中未图示)，以将时钟选择器的输出(acd时钟111)从tld时钟105切换到vtcg时钟109。在时间203，vtcg时钟109较低，以确保acd时钟111中避免干扰。在tld时钟105的下一上升沿(即，时间204)上，acu116断言vtcg启用107，且对应地vtcg108产生vtcg时钟109。对应地，在时间204，致使acd时钟111由vtcg时钟109供应，其适应电压下降。

一旦电压下降事件期满且供应波形返回到正常电压供应电平，在噪声恢复事件208处，用于切换回到tld时钟105的反向过程就开始。在时间209，在电压下降检测器106停止检测电压下降之后，解除断言经同步错误115，且解除断言在同步器114中变为同步的错误117，以解除断言经同步错误115。在vtcg时钟109的下一下降沿上，在时间210，acu116解除断言vtcg启用107，且vtcg时钟109保持低。对应地，在时间210，vtcg108解除断言时钟选择器控制119，以便以无干扰方式切换回到tld时钟105的acd时钟111。

返回到图1，校准器112可用于将vtcg108的环形振荡器的频率校准到根时钟102，例如在处理器重启之后，从休眠模式醒来，或根时钟102的频率的变化。在现将参看图3提供的vtcg108的环形振荡器的描述之后，将参考图4a-b阐述校准器112的所有数字实施方案，其中使vtcg108的测温代码与根时钟102的测温代码匹配。

现在组合参考图1和3a-b，将描述vtcg108的环形振荡器的实例实施方案。图3a示出包括一或多个粗粒度延迟元件302a-n和/或一或多个细粒度延迟元件的组合(共同示出为细粒度延迟元件304)的环形振荡器的实例实施方案。如先前所提到，通过将电力供应到电子电路120的相同供应电压来为vtcg108供电。粗粒度延迟元件302a-n和细粒度延迟元件304可由供电电压vtcg108供电，且当断言vtcg启用107时，可通过粗粒度延迟元件302a-n和细粒度延迟元件304的延迟可提供作为vtcg时钟109，例如使用逻辑门306(例如“与非”门)。为vtcg108的特定配置选择的粗粒度延迟元件302a-n和细粒度延迟元件304的数目是可编程的。当供应电压处于其预期或正常电平(即，不存在电压下降)时，编程粗粒度延迟元件302a-n与细粒度延迟元件304的组合所提供的延迟，以与根时钟102的时钟周期匹配(或在一些情况下，略大于所述时钟周期)。

粗粒度延迟元件302a-n可包含以环形振荡器配置互耦合的一或多个反相器或缓冲器，且细粒度延迟元件304可包含反相器或缓冲器。图3b说明对应于图3a的粗粒度延迟元件302a-n的实例实施方案的真值表。包括n+1个位(s[n:0])的数字代码可用于控制总延迟，其中使用n-(m+1)个位(s[n:(m+1)])来控制粗粒度延迟，且使用m+1个位(s[m:0])来控制细粒度延迟。聚焦在实例粗粒度延迟元件302a上，例如如果s[m+1]为高，那么粗粒度延迟元件302a的多路复用器逻辑致使通过粗粒度延迟元件302a的延迟选择性地包含于环形振荡器的延迟路径中，且如果s[m+1]为低，那么选择性地不包括通过粗粒度延迟元件302a的延迟。类似地，可通过将s[n:(m+1)]的对应位分别设定成“1”或“0”，来将粗粒度延迟元件302a-n中的每一者选择性地包含在环形振荡器的延迟路径中或从所述延迟路径排除。当排除所有的粗粒度延迟元件302a-n，即s[n:(m+1)]的所有位均为“0”时，那么如从表中所见，导致最少或最快的延迟，且当包含所有的粗粒度延迟元件302a-n，即s[n:(m+1)]的所有位均为“1”时，导致最大或最慢的延迟路径，其中基于s[n:(m+1)]的各种中间值来实现最快与最慢路径之间的中间延迟值。类似地，还可通过使用信号s[m:0]接通或断开环形振荡器的延迟路径中的选择性延迟元件(例如反相器或缓冲器)，来控制细粒度延迟元件304提供可编程延迟。

在电压下降的情况下，通过粗粒度延迟元件302a-n与细粒度延迟元件304的组合的延迟增加(例如通过对应地设定s[n+1:0]的位，从而致使vtcg时钟109的时钟周期对应地增加。以此方式，使vtcg时钟109的时钟周期，且对应地vtcg时钟109的频率跟踪供应电压的变化。

如将参考图4a-b阐述，校准器112可用于以此方式编程vtcg时钟109的时钟周期，来匹配根时钟102的时钟周期。现参看图4a，示出校准器112的实例实施方案。如所示出，校准器112被配置为设计成使用维尼尔(vernier)延迟测量技术来执行vtcg108的校准的数字电路。校准器112包含选择器402，其经配置以选择根时钟102或vtcg时钟109，作为提供到时钟分频器404且提供到时间-数字转换器(tdc)408的选定时钟403。时钟分频器404可将选定时钟403的频率除以一因子(例如在示出的实施方案中，因子2)，以产生经分频时钟405。tdc408包含一组触发器406a-n。可为亚稳定检测触发器的触发器406a-n可由选定时钟403计时。在作为输入d0-dn提供到触发器406a-n之前，经分频时钟405循序延迟延迟缓冲器409a-n的可变数目。下文将阐述tdc408将经分频时钟405的周期转换为测温代码的实例操作。

参看图4b，示出具有选定时钟403的波形以及经分频时钟405的经循序延迟节段的时序图410。在其中选定时钟403的频率由时钟分频器404分成两半的实施方案中，经分频时钟405的时钟周期是选定时钟403的时钟周期的长度的两倍。延迟缓冲器409a-n中的每一者使经分频时钟405延迟，如上所提到。每一延迟缓冲器409a-n所提供的延迟被称作“缓冲延迟”。选定时钟403在起动沿412与捕获沿414之间的时间周期表示选定时钟403的时钟周期。在起动沿412，启用所有的触发器406a-n，因为它们全部由选定时钟403计时。对应地，在延迟缓冲器409a-n插入的不同数目的缓冲器延迟之后，经分频时钟405的上升沿在输入d0到d3处出现。在捕获沿414之前，触发器406a-d将经历其输入d0-d3变高，但在断言捕获沿414之后，到其余触发器406e-n的输入的上升沿(从对应于触发器406e的d4开始，其已专门在图4b的实例时序图410中说明)可出现。

如将了解，可捕获经分频时钟405的上升沿的触发器406a-n的数目提供可含于选定时钟403的时钟周期内的缓冲器延迟的数目的指示。换句话说，可依据在其输入处记录经分频时钟405的上升沿的触发器406a-n的数目来表达选定时钟403的时钟周期。在此情况下，在捕获沿414之后，触发器406a-d的输出q[0]-q[3]将为高或“1”，而输出q[4]-[q[n]将保持低。触发器406a-n的输出q[0]-[q[n]上的值(即，在此情况下，针对q[0]-q[3]的四个“1”，接着是针对q[4]-q[n]的“0”)被称作选定时钟403的时钟周期的测温代码表示。以此方式测得的选定时钟403的时钟周期的测温代码可存储(例如存储在另一存储媒体，例如未明确图示的存储缓冲器中)。

在一方面中，校准器112可用以通过首先确定根时钟102的时钟周期，来例如通过在选择器402处选择根时钟102作为选定时钟403以上文所描述的方式依据其测温代码来校准vtcg108。用于根时钟102的测温代码，被称作根时钟测温代码，可存储，且接着可重新配置选择器402来选择vtcg时钟109作为选定时钟403。可类似地确定vtcg时钟109的测温代码来获得vtcg时钟测温代码。如果vtcg时钟测温代码与根时钟测温代码匹配，那么确定vtcg时钟109和根时钟102的时钟周期相同，且将vtcg108经准确地校准。如果vtcg时钟测温代码并不与根时钟测温代码匹配，那么校准循环或校准vtcg108的循环开始，其中当确定vtcg108经校准时，调整粗粒度延迟元件302a-n和细粒度延迟元件304，以改变vtcg时钟109的时钟周期，直到vtcg时钟测温代码与根时钟测温代码匹配为止。在校准之后，在一些方面，可包含小时序保护带，以便与根时钟102的时钟周期相比，增加vtcg时钟109的时钟周期。举例来说，可通过对vtcg108的环形振荡器中的一或多个额外延迟元件进行编程来引入时序保护带。这允许vtcg时钟109的时钟频率略小于根时钟102的时钟频率。

将了解，示范性方面包含用于执行本文中所公开的过程、函数和/或算法的各种方法。举例来说，如图5中所说明，示范性方面可包含操作自适应时钟分配系统的方法(500)。

方法500的框502包括将可调谐长度延迟(tld)添加到根时钟(例如在tld104中)，以产生tld时钟(例如tld时钟105)。

框504包括(例如在电压下降检测器106中)检测供应电压中的电压下降。

框506包括在电压下降期间(例如在vtcg108中)产生电压跟踪时钟产生器(vtcg)时钟(例如vtcg时钟109)，其频率经精细调谐到两个或更多个值，以对应于供应电压的量值。

框508包括(例如在时钟选择器110中)在电压下降期间选择vtcg时钟且在未检测到电压下降时选择tld时钟，作为acd时钟(例如acd_clock111)来提供到电子电路(例如电子电路120)。

现将关于图6论述其中可利用本公开的示范性方面的实例设备。图6示出计算装置600的框图。计算装置600可示出为包含处理器602，其可包含或对应于图1的电子电路120，其中图1的acd系统100经配置以提供acd时钟111来为处理器602计时。举例来说，用于处理器602和acd系统100的电压供应器可从电力供应器644供电，且acd系统100可经配置以检测电压供应器中的电压下降，且向acd时钟111提供可变频率，在一些方面中，其根据图5的方法500来跟踪电压下降期间的供应电压的量值。已经从此视图省略了acd系统100的各种细节，但acd系统100的方面可类似于图1、3a-b以及4a-b来配置，如先前所描述。

在图6中，还示出处理器602耦合到存储器610，且显示器控制器626耦合到处理器602且耦合到显示器628。在一些情况下，计算装置600可用于无线通信，且图6还以虚线示出任选框，例如耦合到处理器602的译码器/解码器(编解码器)634(例如音频和/或话音编解码器)，且扬声器636和麦克风638可耦合到编解码器634；以及耦合到无线控制器640的无线天线642，无线控制器640耦合到处理器602。在这些任选块中的一或多个存在的情况下，在特定方面，处理器602、显示器控制器626、存储器610和无线控制器640包含于封装内系统或芯片上系统装置622中。

因此，特定方面，输入装置630和电力供应器644耦合到芯片上系统装置622。此外，在特定方面，如图6中所说明，在一或多种任选框存在的情况下，显示器628、输入装置630、扬声器636、麦克风638、无线天线642，以及电力供应器644在芯片上系统装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642和电力供应器644中的每一者可耦合到芯片上系统装置622的组件，例如接口或控制器。

应注意，尽管图6大体上描绘计算装置，但处理器602和存储器610也可集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理(pda)、固定位置数据单元、计算机、膝上型计算机、平板计算机、通信装置、移动电话，或其它类似装置中。

所属领域的技术人员将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

另外，所属领域的技术人员将了解，结合本文中所揭示实施例描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清晰地说明硬件与软件的这种可互换性，上文已大体就各种说明性组件、块、模块、电路和步骤的功能性加以描述。此类功能性是实施为硬件还是软件取决于特定应用以及强加于整个系统的设计约束。本领域技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但这样的实施决策不应被解释为会引起脱离本发明的范围。

结合本文中所公开的实施例而描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可驻留在ram存储器、快闪存储器、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动的磁盘、cd-rom，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。

因此，本发明的一实施例可包含体现用于操作自适应时钟分配系统的方法的计算机可读媒体。因此，本发明不限于所说明的实例，且任何用于执行本文中所描述的功能性的装置包含于本发明的实施例中。

虽然前面的公开内容示出本发明的说明性实施例，但应注意，在不脱离如所附权利要求书定义的本发明的范围的情况下，可在其中做出各种改变和修改。无需按任何特定次序来执行根据本文中所述的本发明的实施例的方法权利要求项的功能、步骤和/或动作。此外，虽然可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。