用于时钟发生的自适应振荡器的制作方法

时钟发生器电路需要供应稳定的时钟信号，所述时钟信号对集成电路的顺序部件是稳定的，以便使集成电路部件根据它们的设计正确地起作用。时钟发生器电路通常是以特定频率向集成电路的部件供应系统时钟信号的振荡器。时钟振荡器电路向集成电路系统提供供应稳定的输入或系统时钟信号的能力可能受到电源线上的噪声的影响。电源线上的噪声可致使电源电压相对于特定参考电压电平变化。噪声可包括例如但不限于确定性噪声源和随机噪声源。确定性噪声源可包括诸如但不限于相邻信号迹线之间的串扰、电磁干扰辐射、衬底噪声、多栅极切换和同时切换栅极的噪声。随机噪声源可包括诸如但不限于与电子流相关联的热噪声、由半导体中的势垒造成的散粒噪声、与半导体中的晶体表面缺陷相关联的闪烁噪声的噪声。噪声可致使电源电压下降到低于或衰减(droop)到低于期望参考电压电平。可替代地，电源线上的噪声可致使电源电压上升到超过或超调(overshoot)期望参考电压电平。电源线上的噪声可导致系统时钟信号线上的波动或抖动，这会影响集成电路的顺序部件的稳定性和操作。补偿电源线上的噪声通常是两步式过程。在第一步骤中，系统或电路必须首先检测并指示电源线上何时存在噪声。在第二步骤中，响应于致使电源衰减的噪声的指示，必须向另一电路生成信号，只要存在噪声，所述信号就将降低输出系统时钟频率。系统可补偿电源电压上的噪声的另一方式是给电源电压添加额外余量，使得当电源线上存在诸如衰减的波动时，所述波动由所添加余量弥补并且不会导致对时钟电路时序的扰乱，所述扰乱可致使芯片的功能时序失效。然而，两步式过程往往是缓慢的。例如，首先，电路必须检测电压电源线上的噪声，所述噪声有时非常难以检测，因为在一些情况下，噪声可能是非常短暂，以至于它可能持续小于一纳秒。纳秒是用于检测和通知的短时间段。另外，向电源电压添加余量致使集成电路消耗显著更多的功率，并且集成电路的功耗的增加导致能量效率的短缺。附图说明通过参考附图，可更好地理解本公开，并且本公开的许多特征和优点对本领域技术人员变得显而易见。在不同附图中使用的相同附图标号指示类似或完全相同的项目。图1是说明性时钟发生器系统的框图，其中可根据本公开的说明性实施方案实现自适应振荡器电路；图2示出根据本公开的说明性实施方案的图1所示的自适应振荡器电路的架构的详细框图；图3是根据本公开的说明性实施方案的图2的自适应振荡器电路的操作的一般时序图的说明性实施方案；图4示出根据本公开的说明性实施方案的图2的自适应振荡器电路的操作的时序图；图5示出根据本公开的说明性实施方案的自适应振荡器电路的输出时钟相对于电压变化的频率变化的图示；图6示出了根据本公开的说明性实施方案的自适应振荡器电路的一般操作的流程图；图7示出根据本公开的说明性实施方案的自适应振荡器电路的操作的详细流程图；图8示出根据本公开的说明性实施方案的自适应振荡器电路的频率控制的实施方案；图9示出根据本公开的说明性实施方案的参考电源电压具体实施方式的详细视图；并且图10示出根据本公开的说明性实施方案的自适应振荡器电路的多级具体实施方式。具体实施方式首先应理解，虽然下文提供了一个或多个实施方案的说明性实施方案，但所述描述不应被视为限制本文所述实施方案的范围。本公开可使用任何数目的技术来实现，无论是当前已知的还是现有的。本公开绝不应限于本文所示和所述的说明性具体实施方式、附图和技术，所述说明性实现方式、附图和技术可在所附权利要求的范围内以及等同物的全部范围内进行修改。应了解，为了说明的简单和清楚起见，在适当的情况下，可在各个图中重复使用附图标号来指示对应的或类似的元素。本公开提供了一种自适应振荡器电路，所述自适应振荡器电路与输入或核心电源线上的噪声成比例地自动调整或适应其输出时钟的频率。所述输入或核心电源是为处理器核心、专用集成电路以及芯片上的任何其他部件块馈电的电压电源。核心电源上的噪声影响芯片中的延迟时间，并且还影响芯片的最大操作频率。核心电源线上的噪声可能由但不限于噪声、处理活动中的尖峰、同时切换、自鸣以及致使输入电源线相对于目标电源电压衰减或超调的其他此类事件造成。目标电源电压是被调控或生成为特定电压电平的电源电压。在本公开中，目标电源也可称为调控电源。在本公开中，输入或核心电源或输入电源线也称为衰减电源或衰减电源线。衰减电源上的噪声可影响信号从源传播到目的地所花费的时间，并且还可影响芯片的最大工作频率。在自适应振荡器电路中，输出到系统以实现对各种部件的时钟控制的输出时钟的频率与输入电源线上的噪声直接相关。顺序电路要求时钟信号具有足够的时间余量，使得当电路所连接的电源线具有影响传播延迟信号的噪声时时钟信号不会失效。频率跟踪或跟随电源电压摆动(诸如像电压衰减或电压超调)，这类似于频率跟随电源电压的环形振荡器的功能的情况。例如，输入电源线上的噪声可致使电源电压衰减到低于调控电源电压电平。响应于电压的衰减，自适应振荡器电路调制输出时钟的频率或输出系统时钟改变的时间段。具体地，输出时钟频率被自动地降低达衰减的持续时间，以便为芯片上的顺序电路提供更多时间来完成其功能。相反地，输入电源线上的噪声可致使电源电压超调调控电源电压电平。响应于超调，自适应振荡器电路将输出时钟频率钳位到目标最大系统时钟频率。首先转到图1，根据本公开的说明性实施方案示出了可实现自适应振荡器电路的时钟发生器系统100的框图。在系统100中，锁频环路(fll)110为refclk_counter150输入参考时钟refclk_fll102，并输出系统时钟sysclk101。fll110可用作片上系统的时钟发生器，并且输出系统时钟sysclk101是驱动片上系统内的时钟树的输出振荡器时钟。现在转到fll110的概述，参考时钟计数器refclk_counter150对指定时段内的参考时钟周期的数目进行计数。反馈时钟计数器fbclk_counter160对指定时段内的自适应振荡器电路(aoc)120时钟周期的数目进行计数。频率控制器140将参考时钟计数数目与反馈时钟计数器数目进行比较，并以频率控制字fcw[x:0]141的形式生成差异。频率控制器140关闭fll110中的频率环路。在一个实施方案中，频率控制器140可包含比例-积分(pi)控制器。在另一实施方案中，频率控制器140可包含比例-积分-微分(pid)控制器。频率控制字fcw[x:0]141可由扩频发生器130调制，并由温度计编码器132和134转换成温度计码数据控制信号136和温度计码数据控制信号138。自适应振荡器电路120输入温度计码数据控制信号136、138，以控制aoc中的参考延迟线(未示出)和衰减延迟线(未示出)。温度计码数据控制信号可包含可设定aoc120中的延迟位或延迟偏移的信息。fll110和自适应振荡器电路120由衰减电源(未示出)和参考电压(未示出)供电。aoc120以由衰减电源或参考电源确定的频率生成输出时钟clockout104。在一些实施方案中，fll110可包括后分频器180以便对输出时钟clockout104的输出频率进行后分频，以生成系统时钟sysclk101。必须注意的是，aoc120不限于在所示系统100中使用，并且可在具有影响同步设计中的关键路径的电源变化的其他系统中使用。系统100的fll110中的aoc120的图示并不意图暗指对可实现不同的有利实施方案的方式的物理或架构限制。可使用补充和/或代替所示部件的其他部件。在一些有利实施方案中，一些部件可能是不必要的。而且，呈现所述块来说明一些功能部件。当在不同的有利实施方案中实现时，这些块中的一者或多者可进行组合和/或划分成不同的块。图2示出根据本公开的说明性实施方案的图1所示的自适应振荡器电路(aoc)120的架构的图示200。aoc120可充当基于延迟线的振荡器。基于延迟线的振荡器可包括例如但不限于环形振荡器、数字控制器振荡器等。在本公开的一个或多个说明性实施方案中，aoc120以类似于环形振荡器的方式产生输出。环形振荡器将一系列延迟级一起连接在闭环中。每个级的输出被用作下一级的输入，并且最后一级的输出被返回反馈到第一级。每个级具有特定传播延迟或信号从一级的输入传递到同一级的输出的时间。由于每个级的延迟，整个电路以特定频率自发地开始振荡。所述频率取决于级的数目和通过每个级的延迟。为使环形振荡器开始振荡，延迟级链的所得逻辑功能必须展现逻辑反相功能，使得当信号从第一级的输入行进到最后一级的输出时，发生信号极性变化。极性改变意味着逻辑“1”变为逻辑“0”和/或逻辑“0”变为逻辑“1”。必须注意的是，在图2的说明性实例中，如图2所示，环形振荡链中的最后一级是边沿检测器240。边沿检测器240的输出时钟返回反馈并且同时输入到aoc120的第一级，包括参考延迟线210和衰减延迟线220两者中的第一单元或部件(未示出)。在图2中，aoc120被示为包括两条延迟线。关于内部延迟部件的数目和类型，两条延迟线可彼此完全相同。内部部件可包括但不限于缓冲器、反相器或其他类型的非顺序元件。延迟线中的延迟部件的数目可有所变化。例如，增加延迟元件的数目可降低输出时钟的最大振荡频率。每条延迟线由单独的电源连接供电。到每条延迟线的电源连接确定传播延迟，或信号传播通过每条相应延迟线所花费的时间。在一个实施方案中，通过第一延迟线和第二延迟线的传播延迟可以是相同的。在另一实施方案中，通过第一延迟线和第二延迟线的传播延迟可以是不同的。首先转到第一延迟线的电源连接，即参考延迟线210，如图示200所示，电压调控器230在可接受或标称极限内生成恒定或稳定电压，即调控电源212。可接受或标称极限基于可在片上或片外生成的参考电源214，并且被设置为可高于或低于核心电源电压的特定电平。电压调控器230的一个输入是作为电压调控器230的操作电源的电压调控器电源216。在一些实施方案中，电压调控器230可包括用于消除参考电源214的任何噪声瞬变以获得调控电源212的滤波器，诸如但不限于低通滤波器。在一个实施方案中，参考电源214可以是核心电源。在另一实施方案中，核心电源还可与衰减电源222相对应。参考延迟线210连接到从电压检测器230生成的调控电源212。参考延迟线210生成延迟信号refdly218，作为到边沿检测器240的一个输入。在一些说明性实施方案中，参考电源214没有噪声或变化，并且可直接连接到参考延迟线210，而不是作为电压调控器230的输出的调控电源212。调控电源212提供比较或参考点以基于噪声来确定衰减电源222可摆动到目标电源电压之外多远。目标电源电压是排除任何变化或波动的系统或电路的标准操作电压。接下来转到第二延迟线的电源电压连接，即衰减延迟线220，衰减电源222连接到衰减延迟线220。衰减电源222可以是为片上系统上的所有部件提供操作电压的输入或核心电源。衰减延迟线220生成延迟信号droopdly224，作为到边沿检测器240的另一输入。现在转到自适应振荡器电路200的边沿检测器240的操作，边沿检测器240输入两个信号。到边沿检测器240的一个输入信号是从参考延迟线210输出的延迟信号refdly218。到边沿检测器240的第二输入信号是从衰减延迟线220输出的延迟信号droopdly224。边沿检测器240生成输出时钟clockout202。输出时钟clockout202可输出到aoc的系统。clockout202还具有到参考延迟线210和衰减延迟线220两者的输入端的反馈路径。clockout202通过反馈路径同时传播到参考延迟线210和衰减延迟线220两者。必须注意的是，极性的变化也可在参考延迟线210和衰减延迟线220内实现。边沿检测器240仅在其两个输入具有相同极性时才切换其输出clockout202。例如，当refdly218和droopdly224两者处于逻辑“0”或逻辑“1”的相同极性时，输出clockout202切换或改变极性。当信号从第一定义状态变为不同的第二定义状态(例如但不限于从0到1)时，可称为发生极性的变化。边沿检测器240的逻辑运算在表1中示出。refdlydroopdlyclockout00切换01不变；保持电流极性10不变；保持电流极性11切换表1边沿检测器逻辑运算边沿检测器240可由根据表1所示的边沿检测器逻辑运算进行操作的一个或多个部件来实现。在本公开的一个或多个说明性实施方案中，边沿检测器240可由mullerc元件实施。在操作中，mullerc元件的输出在相同极性的最新到达信号的边沿上切换。可输出边沿检测器240的输出clockout202以生成系统时钟，并基于aoc的环形振荡器架构而返回反馈到参考延迟线210的输入级和衰减延迟线220的输入级。clockout202传播通过参考延迟线210和衰减延迟线220并影响边沿检测器240的输出所花费的时间取决于连接到每条相应延迟线的输入电源电压。更具体地，在操作中，clockout202根据具有较大传播延迟的延迟信号进行切换，或者是在两个延迟信号refdly218和droopdly224之间的较慢的信号。当存在致使衰减延迟线220上的衰减的噪声时，边沿检测器生成具有较慢频率的clockout202。总之，输出系统时钟clockout202的频率由参考延迟线210或衰减延迟线220确定。现在转到图3，根据本公开的说明性实施方案示出了自适应振荡器电路的操作的一般时序图300的说明性实施方案。在所描绘实例中，时序图300是图2中的自适应振荡器电路200的一个具体实施方式的实例。如图所示，在电压轴310上，调控电源电压320和衰减电源电压330处于相同的电压。clockout360是来自边沿检测器240的输出时钟信号。如图所描绘，当调控电源320和衰减电源330在电压轴310上处于相同电压电平时，参考延迟线210和衰减延迟线220花费相同的时间量来传播clockout360(如312处所示)，并改变refdly340和droopdly350的极性(如314处所示)。基于边沿检测器240的逻辑运算，clockout360将立即切换，如316处所示。图4是自适应振荡器电路200的操作的时序图400的说明性实施方案。在说明性实例中，时序图400是图2中的自适应振荡器架构的操作的一个具体实施方式的实例。如实例中所描绘，衰减电源电压电平430相对于输入电压线410上的调控电源电压电平420示出。调控电源电压420保持相对恒定地处于电压线410的固定电平。如图所描绘，在时间段401期间，衰减电源430相对恒定地处于电压线410上的调控电源420的电平。当调控电源420和衰减电源430处于相同电压电平时，refdly440和droopdly450同时改变极性。当refdly440和droopdly450具有相同极性时，clockout460立即切换。在时间段402期间并且同样地在时间段404处，衰减电源430衰减或摆动到低于调控电源420。衰减可能是由噪声或其他电路干扰造成的。衰减电源430相对于调控电源420的降低的电压电平致使412处的clockout460通过衰减延迟线220到416的传播延迟长于412处的clockout460通过参考延迟线210到414的传播延迟。这可致使droopdly450在晚于refdly440的时间处进行切换，如416处所描绘。因此，如418处所示，clockout460将跟随droopdly450的极性变化。切换droopdly450时的延迟相当于拉伸clockout460的周期。在时间段403期间并且同样地在时间段405处，衰减电源430超调或摆动高过调控电源420。因此，422处的clockout460通过衰减延迟线220传播到426处的droopdly450所花费的时间短于clockout460通过参考延迟线210传播到424处的refdly440所花费的时间。然而，clockout的周期在428处以基于refdly440的较慢传播延迟的速率进行切换。总之，在图3和图4的说明性时序实例中，图2所描绘的自适应振荡器200的clockout460的时钟周期和频率由基于它们各自的电压电平具有较慢传播延迟的延迟线确定。在调控电源420和衰减电源430的电压电平相同的理想操作中，通过参考延迟线和衰减延迟线的传播时间是相同的。在本公开的在衰减电源430上存在致使相对于调控电源420的衰减的噪声的说明性实施方案中，通过衰减延迟线220的传播时间慢于通过参考延迟线210的传播时间。在此类情况下，通过衰减延迟线220的较慢延迟将确定clockout460的输出周期。在本发明的在衰减电源430上存在致使相对于调控电源420的超调的噪声的说明性实施方案中，通过衰减延迟线220的传播时间快于通过参考延迟线210的传播时间。在此类情况下，通过参考延迟线210的较慢延迟确定clockout460的输出周期。更具体地，在操作中，图4在时间402和404处示出衰减电源430上的可致使衰减电源电压电平衰减到低于调控电源420的噪声。较低的电压可致使clockout460通过衰减延迟线传播到droopdly450的时间长于clockout460需要通过参考延迟线传播到refdly440的时间。只要在衰减电源430上存在衰减，clockout460的周期就在时间402期间保持拉伸。因此，clockout460的所得频率将由衰减电源430确定。另外，图4在时间403和405处示出衰减电源430上的可致使衰减电源电压电平摆动到超过或超调调控电源420的噪声。因此，clockout460通过衰减延迟线传播到droopdly450所花费的时间可能快于通过参考延迟线到refdly440的传播时间。在这种情况下，输出时钟clockout460的时间周期或频率由具有较慢传播延迟的refdly440确定。图5示出根据本公开的说明性实施方案的自适应振荡器电路的输出时钟相对于电压变化的频率变化的图示500。在说明性实例中，clockout频率轴540示出频率相对于如电压轴510上所示的电压变化的变化。一般来说，必须注意的是，clockout频率轴540上的频率跟踪电压轴510上的衰减电源。在所描绘实例中，当衰减电源电压降低时，频率550降低。在替代实施方案中，频率560和570示出随着衰减电源电压降低也降低的频率，但频率560和570的频率降低水平可以是可调整或可编程的。在说明性实例中，在时间t1571期间，并且同样地在时间t3574和t5578处，衰减电源530衰减到低于调控电源520。来自aoc的clockout的频率550将降低，因为其跟踪衰减电源530。可编程频率560和570将类似地跟踪衰减电源530的降低但是处于预定的编程水平。在说明性实例中，在时间t2572期间并且同样地在时间t4576处，衰减电源530超调调控电源520。在超调的情况下，在clockout频率轴540上的频率550钳位处于基于稳压电源520的水平，如t2572和t4576时间段期间所示。类似地，在衰减电源530超调调控电源520期间，可编程频率560和570也钳位处于基于调控电源的水平。现在转向图6，示出了根据本公开的说明性实施方案的自适应振荡器电路的操作的流程图600。在框610处，确立工况，其中第一延迟线连接到调控电源，并且第二延迟线连接到衰减电源。在框620处，将来自第一延迟线的输出和来自第二延迟线的输出输入到边沿检测器。在框630处，在且仅在从第一延迟线和第二延迟线到边沿检测器的两个输入具有相同极性的情况下，边沿检测器才切换输出时钟。在框640处，来自边沿检测器的时钟的输出频率基于调控电源电压与衰减电源电压之间的关系来确定。输出时钟被输出到系统，并且还返回反馈到第一延迟线和第二延迟线的输入级。图7示出根据本公开的说明性实施方案的自适应振荡器电路的操作的详细流程图700。在框710处，第一延迟线连接到调控电源，并且第二延迟线连接到衰减电源。在框720处，确定衰减电源电压是否衰减到低于调控电源电压。响应于确定衰减电源电压低于调控电源电压，在方框730处，将衰减延迟线的延迟拉伸达衰减的持续时间。在框740处，使输出时钟clockout的频率基于衰减延迟线。响应于在框720处确定衰减电源电压并未衰减到低于调控电源电压，在框750处，确定衰减电源电压是否超调调控电源电压。响应于确定衰减电源电压超调调控电源电压，在框760处，基于调控电源电压对输出时钟的频率进行钳位。在框770处，响应于确定衰减电源电压并未高于调控电源电压，使系统时钟的输出频率基于调控电源。图8示出根据本公开的说明性实施方案的自适应振荡器电路800的控制的实施方案。在说明性实例中，参考延迟线810和衰减延迟线820彼此完全相同。可使用一个或多个延迟控制位830和840来控制通过每条延迟线的传播延迟。延迟控制位可来自与自适应振荡器电路800相同的系统中的控制器。在本公开的说明性实施方案中，延迟控制位830和840可以由图1的频率控制字fcw[x:0]141设定。在一个实施方案中，延迟控制位830和840的值可以是相同的。在另一实施方案中，延迟控制位830和840的值可以是不同的。当延迟控制位830和840相同时，通过参考延迟线810和衰减延迟线820的传播延迟是相同的，并且输出时钟clockout850的频率由参考延迟线810或衰减延迟线820中的较慢延迟确定。当延迟控制位830和840不同时，通过参考延迟线810和衰减延迟线820的传播延迟是不同的。然而，延迟控制位830和840可进行调整，使得衰减延迟线820的传播延迟保持在控制自适应振荡器电路输出时钟频率的超调的阈值内。图9示出根据本公开的说明性实施方案的参考电源电压具体实施方式900的详细视图。如图所描绘，电压调控器910输出调控电源920。通过电压调控器910的操作，调控电源920的电压电平维持处于与参考电源930相同的电平。必须注意的是，调控电源920的电压电平应尽可能稳定，同时保持电源线上的变化最小。参考电源电压可以是更干净版本的衰减电源，其可以是为所有芯片部件或某个其他输入电压供电的核心电源。在一些实施方案中，电压调控器可包括低通滤波器940，以去除衰减电源电压线上的任何噪声。图10示出根据本公开的说明性实施方案的自适应振荡器电路的多级具体实施方式1000。在图10的说明性实施方案中，数个aoc块可如环形振荡器格式那样连接在一起以生成数个多相时钟。每个aoc块可被视为输出特定相位的时钟的一级。aoc块环的每个级可输出具有特定相位的时钟，所述时钟也输入到环中的下一级。环中最后一级的输出时钟clockout_phn1040返回反馈到环中第一级的输入端。必须注意的是，逻辑反相功能必须以此环形格式来维持。在所描绘实例中，描绘为clockout_ph11010、clockout_ph21020、clockout_ph31030和clockout_phn1040的clockout相位输出表示在每个clockout相位输出之间具有固定时序关系的多相时钟输出。clockout相位输出可在系统中用于需要多个时钟相位的部件，诸如但不限于分数分频器。图8至图10并不意图暗指对可实现不同的有利实施方案的方式的物理或架构限制。可使用补充和/或代替所示部件的其他部件。在一些有利实施方案中，一些部件可能是不必要的。而且，呈现所述块来说明一些功能部件。当在不同的有利实施方案中实现时，这些块中的一者或多者可进行组合和/或划分成不同的块。在一些实施方案中，上文所描述的设备和技术被实现在包括一个或多个集成电路(ic)装置(也称为集成电路封装或微芯片)的系统中，诸如上文参考图1至图4所述的锁频环路。可在这些ic装置的设计和制造中使用电子设计自动化(eda)和计算机辅助设计(cad)软件工具。这些设计工具通常表示为一个或多个软件程序。所述一个或多个软件程序包括代码，所述代码可由计算机系统执行以操纵计算机系统在表示一个或多个ic装置的电路的代码上操作，以便执行过程的至少一部分以设计或调适制造系统，从而制造电路。此代码可包括指令、数据或指令和数据的组合。表示设计工具或制造工具的软件指令通常存储在计算系统可存取的计算机可读存储介质中。同样地，表示ic装置设计和制造的一个或多个阶段的代码可存储在同一计算机可读存储介质或不同计算机可读存储介质中，并从同一计算机可读存储介质或不同计算机可读存储介质进行存取。计算机可读存储介质可包括在使用期间可由计算机系统存取以向计算机系统提供指令和/或数据的任何非暂时性存储介质或非暂时性存储介质的组合。此类存储介质可包括但不限于光学介质(例如，压缩光盘(cd)、数字通用光盘(dvd)、蓝光光盘)、磁性介质(例如，软盘、磁带或磁性硬盘驱动器)、易失性存储器(例如，随机存取存储器(ram)或高速缓存)、非易失性存储器(例如，只读存储器(rom)或闪存存储器)或基于微机电系统(mems)的存储介质。计算机可读存储介质可嵌入计算系统中(例如，系统ram或rom)，固定地附接到计算系统(例如，磁性硬盘驱动器)，可移除地附接到计算系统(例如，光盘或基于通用串行总线(usb)的闪存存储器)，或者经由有线或无线网络耦合到计算机系统(例如，网络可存取存储装置(nas))。在一些实施方案中，上述技术的某些方面可由执行软件的处理系统的一个或多个处理器来实现。所述软件包括存储在或以其他方式有形地体现在非暂时性计算机可读存储介质上的一个或多个可执行指令集。所述软件可包括指令和某些数据，所述指令和数据在由一个或多个处理器执行时操纵一个或多个处理器以执行上述技术的一个或多个方面。非暂时性计算机可读存储介质可包括例如磁盘或光盘存储装置、诸如闪存存储器的固态存储装置、高速缓存、随机存取存储器(ram)，或者一个或多个其他非易失性存储器装置等。存储在非暂时性计算机可读存储介质上的可执行指令可以是源代码、汇编语言代码、对象代码或者被一个或多个处理器解译或可以其他方式执行的其他指令格式。应注意，并非上文在一般性描述中所描述的所有活动或元素都是必需的，特定活动或装置的一部分可能不是必需的，并且除所描述的那些之外，还可执行一个或多个其他活动，或者还可包括其他元素。再者，列出活动的次序不一定是活动被执行的次序。此外，已参考具体实施方案对概念进行了描述。然而，本领域普通技术人员应理解，在不脱离如下文权利要求所阐述的本公开的范围的情况下，可进行各种修改和改变。在一个实施方案中，自适应振荡器电路的延迟线可包括一个或多个缓冲器，诸如但不限于并联连接的可编程缓冲器。所述实施方案的另一变型可包括缓冲器阵列，诸如但不限于在延迟线的多个级中的每个级处并联连接的三态反相器。每个级将包括可输出特定相位的时钟的边沿检测器。在另一实施方案中，延迟线可包括可被调整为根据衰减电源的波动或变化来更改敏感度或延迟变化量的负载电容器。在又一实施方案中，将边沿检测器连接到调控电源或衰减电源确定了aoc的输出时钟频率对衰减电源线上的噪声的敏感度。在边沿检测器连接到调控电源的说明性实例中，通过边沿检测器的传播延迟保持稳定，因为调控电源电压电平是稳定的。衰减电源线可衰减到低于调控电源线，并且致使衰减延迟线的传播延迟改变，从而影响aoc的输出时钟的周期和频率。衰减延迟线可超调调控电源线，并且致使通过参考延迟线和边沿检测器两者的传播延迟保持不变，从而导致对aoc的输出时钟频率的钳位。在边沿检测器连接到衰减电源的另一说明性实例中，衰减电源线可由于噪声而衰减到低于调控电源线。这可能致使通过衰减延迟线和边沿检测器的传播延迟增加，从而增加aoc的输出时钟的频率。相反地，在此说明性示例中，如果衰减电源线由于噪声而超调调控电源线，那么参考延迟线的传播延迟将不会改变，但边沿检测器的传播延迟将减小，并且导致aoc的输出时钟的频率超调而不是频率被钳位。因此，说明书和附图应被视为是说明性的而不是限制性的，并且所有此类修改意图包括在本公开的范围内。总之，aoc如环形振荡器那样起作用，并且输出的时钟的频率与其由电源电压波动所致的传播延迟变化成比例地自动调整。aoc的目的在于，当存在噪声时暂时减慢时钟，以便维持芯片上的时序余量并防止电路故障。自适应振荡器电路直接与可能会由于噪声而波动的衰减电源一起工作，并且自动地降低时钟频率达致使衰减的噪声的持续时间。时钟频率响应于致使衰减电源线上的衰减的噪声而自动地下调，但在噪声导致衰减电源上的超过调控电源的电压超调的情况下，时钟频率被钳位到由调控电源确定的频率。上文已关于具体实施方案描述了益处、其他优点和问题解决方案。然而，所述益处、优点、问题解决方案以及可能致使任何益处、优点或解决方案出现或变得更明显的任何一个或多个特征都不应被视为任何或所有权利要求的关键、必需或本质特征。此外，上文所公开的特定实施方案仅仅是说明性的，因为所公开的主题可以不同但等效的方式进行修改和实践，这些方式对受益于本文教导的本领域技术人员是显而易见的。除如下文权利要求中所描述的以外，本文所示出的构造或设计的细节意图不受限制。因此，显而易见的是，上文所公开的特定实施方案可进行变更或修改，并且所有此类变型都被视为在所公开主题的范围内。因此，本文所寻求的保护如下文权利要求中所阐述。当前第1页12