电平位移器、集成电路和方法与流程

本公开涉及半导体技术领域，特别涉及一种电平位移器、集成电路和方法。

背景技术：

随着穿戴式电子设备的技术演进，低功耗特性显得越来越重要。近阈值设计(Near-Threshold Design)在大范围低电压域保持良好的性能和功率表现，因此十分适合用做IoT(Internet of Things，物联网)应用。为了进一步降低功耗，IoT装置大部分时间会处于深度睡眠状态，关闭处于未工作状态的区块，因而在电路中通常会出现不同的电压域(Voltage Domain)。

电平位移器(Level Shifter，简称为LS)用于在不同电压域之间进行信号电平的转换，从而将不稳定电压转换为额定输出电压。电平位移器需要具备快速转换的特征，而且期望转换能量(transition energy)和静态功耗尽可能得低。

现有技术中存在基于差分级联电压开关(differential cascade voltage switch，简称为DCVS)的电平位移器和具有自适应PUNs(pull-up networks，上拉网络)结构的电平位移器。但是在将这些电平位移器运用到IoT装置的不同的电压域之间时，可能造成逻辑错误及不可忽视的静态功耗。此外，有些电平位移器(例如基于DCVS的电平位移器)要求低电源电压不能太低，限制了应用范围。

技术实现要素：

本公开的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。

根据本公开实施例的一个方面，提供了一种电平位移器，被配置为在交替的第一模式和第二模式下运行，所述电平位移器包括：

输入单元，被配置为接收第一信号，在所述第一模式下导通并将所述第一信号传送到锁存单元，以及在所述第二模式下关断；

电源开关单元，被配置为在所述第一模式下将第一电源电压传送到所述锁存单元，以及在所述第二模式下将第二电源电压传送到所述锁存单元，其中，所述第一电源电压低于所述第二电源电压；

所述锁存单元，被配置为在所述第一模式下锁存所述第一信号，其中，被锁存的所述第一信号的电平幅度为所述第一电源电压，在所述第二模式下将所述第一信号的电平幅度由所述第一电源电压改为所述第二电源电压，以及在所述第一模式和所述第二模式下分别输出与所述第一信号的逻辑相反的第二信号到输出单元；以及

所述输出单元，被配置为在所述第一模式下对接收的第二信号隔离，并输出所述第二电源电压，以及在所述第二模式下根据接收的第二信号输出与所述第二信号的逻辑相反的第三信号，其中，所述第三信号的电平幅度为所述第二电源电压。

可选地，在所述第一模式下的第二信号的电平幅度为所述第一电源电压；在所述第二模式下的第二信号的电平幅度为所述第二电源电压。

可选地，所述锁存单元包括：信号输入端，被配置为从所述输入单元接收所述第一信号；电压输入端，被配置为在所述第一模式下从所述电源开关单元接收所述第一电源电压，以及在所述第二模式下从所述电源开关单元接收所述第二电源电压；以及信号输出端，被配置为向所述输出单元输出所述第二信号。

可选地，所述锁存单元还包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第一节点和第二节点；所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极均连接到所述电压输入端；所述第一PMOS晶体管的漏极、所述第二PMOS晶体管的栅极和所述第一NMOS晶体管的栅极一起连接在所述第一节点，所述第一节点连接到所述信号输入端；所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的漏极和所述第一NMOS晶体管的漏极一起连接在所述第二节点，所述第二节点连接到所述信号输出端；所述第一NMOS晶体管的源极连接到接地端。

可选地，所述输入单元还被配置为根据接收的使能信号导通或关断。

可选地，所述输入单元包括第一开关晶体管，所述第一开关晶体管的栅极被配置为接收所述使能信号，所述第一开关晶体管的第一电极被配置为接收所述第一信号，所述第一开关晶体管的第二电极连接所述锁存单元的信号输入端。

可选地，所述电源开关单元还被配置为在所述第一模式下在接收到第一选择信号后将所述第一电源电压传送到所述锁存单元，以及在所述第二模式下在接收到第二选择信号后将所述第二电源电压传送到所述锁存单元。

可选地，所述电源开关单元包括第二开关晶体管和第三开关晶体管；所述第二开关晶体管的栅极被配置为接收所述第一选择信号，所述第二开关晶体管的第一电极和第二电极分别连接所述锁存单元的电压输入端和用于提供所述第一电源电压的第一电源电压端；所述第三开关晶体管的栅极被配置为接收所述第二选择信号，所述第三开关晶体管的第一电极和第二电极分别连接所述锁存单元的电压输入端和用于提供所述第二电源电压的第二电源电压端。

可选地，在所述第二开关晶体管和所述第三开关晶体管为具有相同导电类型的开关晶体管的情况下，所述第一选择信号和所述第二选择信号为互补信号；在所述第二开关晶体管和所述第三开关晶体管为具有相反导电类型的开关晶体管的情况下，所述第一选择信号和所述第二选择信号为相同信号。

可选地，所述输出单元还被配置为根据接收的隔离信号输出所述第二电源电压或所述第三信号。

可选地，所述输出单元包括第三PMOS晶体管、第四PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管；所述第三PMOS晶体管的源极和所述第四PMOS晶体管的源极分别连接用于提供所述第二电源电压的第二电源电压端；所述第三PMOS晶体管的栅极和所述第二NMOS晶体管的栅极一起连接所述锁存单元的信号输出端；所述第四PMOS晶体管的栅极和所述第三NMOS晶体管的栅极连接，一起被配置为接收所述隔离信号；所述第三PMOS晶体管的漏极、所述第四PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接在一起，作为所述输出单元的输出端；所述第三NMOS晶体管的源极和所述第二NMOS晶体管的漏极连接，所述第二NMOS晶体管的源极连接到接地端。

可选地，所述使能信号和所述第二选择信号均为设定的模式运行信号，所述第一选择信号和所述隔离信号均为该模式运行信号的互补信号。

可选地，所述电平位移器还包括：反相器，被配置为在接收所述模式运行信号后输出该模式运行信号的互补信号分别到所述电源开关单元和所述输出单元。

根据本公开实施例的另一个方面，提供了一种集成电路，包括：如前所述的电平位移器。

根据本公开实施例的另一个方面，提供了一种利用如前所述的电平位移器执行电平位移处理的方法，包括：在第一模式下，输入单元接收第一信号并将所述第一信号传送到锁存单元，电源开关单元将第一电源电压传送到所述锁存单元，所述锁存单元锁存所述第一信号，以及输出与所述第一信号的逻辑相反的第二信号到输出单元，所述输出单元对接收的第二信号隔离，并输出第二电源电压；以及在第二模式下，所述输入单元关断，所述电源开关单元将第二电源电压传送到所述锁存单元，所述锁存单元将锁存的所述第一信号的电平幅度由所述第一电源电压改为所述第二电源电压，并输出与所述第一信号的逻辑相反的第二信号到输出单元，所述输出单元根据接收的第二信号输出与所述第二信号的逻辑相反的第三信号，其中，所述第三信号的电平幅度为所述第二电源电压。

可选地，交替地执行在所述第一模式下执行的步骤和在所述第二模式下执行的步骤。

在上述实施例中，该电平位移器包括输入单元、电源开关单元、锁存单元和输出单元。在该电平位移器中，在第一模式下，该输入单元将接收的第一信号传送到锁存单元，电源开关单元将第一电源电压传送到该锁存单元，该锁存单元锁存该第一信号，并输出与该第一信号的逻辑相反的第二信号到输出单元，该输出单元对接收的第二信号隔离，并输出第二电源电压；在第二模式下，输入单元关断，电源开关单元将第二电源电压传送到该锁存单元，该锁存单元将锁存的第一信号的电平幅度由第一电源电压改为第二电源电压，并输出第二信号到输出单元，该输出单元根据接收的第二信号输出与该第二信号的逻辑相反的第三信号，其中，该第三信号的电平幅度为第二电源电压。本公开实施例的电平位移器可以在不同电压域之间实现信号隔离，从而可以尽量避免出现逻辑错误。而且上述电平位移器还可以降低静态功耗。

此外，本公开实施例的电平位移器将选择电压功能和隔离功能都加入到了该电平位移器的架构内，实现了单一电平位移器既能选择输入电压，也能在未工作状态下达到隔离功能的效果。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1是示意性地示出根据本公开一些实施例的电平位移器的结构连接图；

图2是示意性地示出根据本公开另一些实施例的电平位移器的结构连接图；

图3是示意性地示出根据本公开一些实施例的电平位移器的时序控制图；

图4是示意性地示出根据本公开另一些实施例的电平位移器的结构连接图；

图5是示意性地示出根据本公开另一些实施例的电平位移器的时序控制图；

图6是示意性地示出根据本公开另一些实施例的电平位移器的时序控制图；

图7是分别示出现有技术和本公开实施例的电平位移器的输入信号频率与输入信号电压的测试结果关系图；

图8是分别示出现有技术和本公开实施例的电平位移器的静态功耗与输入信号电压的测试结果关系图；

图9是示出利用根据本公开一些实施例的电平位移器执行电平位移处理的方法的流程图。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图1是示意性地示出根据本公开一些实施例的电平位移器的结构连接图。本公开实施例的电平位移器可以被配置为在交替的第一模式和第二模式下运行。如图1所示，该电平位移器可以包括：输入单元11、电源开关单元12、锁存单元13和输出单元14。

该输入单元11可以被配置为接收第一信号VIN(该第一信号也可以称为输入信号)，在第一模式下导通并将该第一信号VIN传送到锁存单元13，以及在第二模式下关断。即，在第二模式下，输入单元不再将第一信号VIN传送到锁存单元13。

该电源开关单元12可以被配置为在第一模式下将第一电源电压VDDL传送到锁存单元13，以及在第二模式下将第二电源电压VDDH传送到锁存单元13。该第一电源电压VDDL低于该第二电源电压VDDH。例如，该第一电源电压VDDL的范围可以为0.5V至1.32V。例如该第一电源电压VDDL可以为1.2V。例如，该第二电源电压VDDH的范围可以为1.62V至3.63V。例如该第二电源电压VDDH可以为3.3V。

锁存单元13可以被配置为在第一模式下锁存第一信号VIN，其中，被锁存的该第一信号VIN的电平幅度为第一电源电压VDDL，在第二模式下将该第一信号VIN的电平幅度由第一电源电压VDDL改为第二电源电压VDDH，以及在第一模式和第二模式下分别输出与该第一信号VIN的逻辑相反的第二信号VB到输出单元14。

例如，第一信号VIN在被输入到锁存单元13之前的电平幅度为第一电源电压VDDL，即第一信号的逻辑“1”对应的电平为第一电源电压VDDL。在第一模式下，锁存单元13在第一电源电压VDDL的作用下实现对第一信号VIN的锁存，该锁存单元13输出到输出单元14的与第一信号VIN的逻辑相反的第二信号VB(例如，第一信号的逻辑为“1”，则第二信号的逻辑为“0”；第一信号的逻辑为“0”，则第二信号的逻辑为“1”)的电平幅度也是第一电源电压VDDL。在第二模式下，锁存单元13将该第一信号VIN的电平幅度由第一电源电压VDDL改为第二电源电压VDDH，该锁存单元13输出的第二信号VB的电平幅度也变为第二电源电压VDDH。因此，在一些实施例中，在第一模式下的第二信号VB的电平幅度为第一电源电压VDDL；在第二模式下的第二信号VB的电平幅度为第二电源电压VDDH。

该输出单元14可以被配置为在第一模式下对接收的第二信号VB隔离，并输出第二电源电压VDDH，以及在第二模式下根据接收的第二信号VB输出与该第二信号VB的逻辑相反的第三信号VOUT(该第三信号也可以称为输出信号)，其中，该第三信号VOUT的电平幅度为第二电源电压VDDH。这里，由于第三信号VOUT与第二信号VB的逻辑相反(例如，第二信号的逻辑为“0”，则第三信号的逻辑为“1”；第二信号的逻辑为“1”，则第三信号的逻辑为“0”)，而且第二信号VB与第一信号VIN的逻辑也相反，因此，第三信号VOUT与第一信号VIN的逻辑相同。因此，输出单元输出了与第一信号VIN的逻辑相同，但是电平幅度为第二电源电压VDDH的第三信号VOUT，因此实现了将输入到电平位移器的第一信号VIN转换为电平更高的第三信号VOUT的目的。

在上述实施例中，该电平位移器包括输入单元、电源开关单元、锁存单元和输出单元。在该电平位移器中，在第一模式下，该输入单元将接收的第一信号传送到锁存单元，电源开关单元将第一电源电压传送到该锁存单元，该锁存单元锁存该第一信号，并输出与该第一信号的逻辑相反的第二信号到输出单元，该输出单元对接收的第二信号隔离，并输出第二电源电压；在第二模式下，输入单元关断，电源开关单元将第二电源电压传送到该锁存单元，该锁存单元将锁存的第一信号的电平幅度由第一电源电压改为第二电源电压，并输出第二信号到输出单元，该输出单元根据接收的第二信号输出与该第二信号的逻辑相反的第三信号，其中，该第三信号的电平幅度为第二电源电压。

本公开实施例的电平位移器可以在不同电压域之间实现信号隔离，从而可以尽量避免出现逻辑错误。这是因为现有技术的电平位移器在不工作时其电路内可能存在0或1的值，使得输出至下一级的电压为不确定值，从而造成逻辑错误，而本公开实施例的电平位移器由于包括了具有隔离功能的输出单元，因此可以避免出现逻辑错误。而且上述电平位移器还可以降低静态功耗。例如，当使用本公开实施例的电平位移器时，该电平位移器的静态功耗在输入为低电压时表现比较好。例如，平均静态功耗可以低于70pW，可以保证IoT装置在待用状态具有低功耗的特征。

此外，本公开实施例的电平位移器将选择电压功能和隔离功能都加入到了该电平位移器的架构内，实现了单一电平位移器既能选择输入电压，也能在未工作状态下达到隔离功能的效果。

在一些实施例中，如图1所示，该锁存单元13可以包括：信号输入端131、电压输入端132和信号输出端133。该信号输入端131可以被配置为从输入单元11接收第一信号VIN。该电压输入端132可以被配置为在第一模式下从电源开关单元12接收第一电源电压VDDL，以及在第二模式下从电源开关单元12接收第二电源电压VDDH。该信号输出端133可以被配置为向输出单元14输出第二信号VB。

在一些实施例中，如图1所示，输入单元11还可以被配置为根据接收的使能信号EN导通或关断。

在一些实施例中，如图1所示，电源开关单元12还可以被配置为在第一模式下在接收到第一选择信号Sel1后将第一电源电压VDDL传送到锁存单元13，以及在第二模式下在接收到第二选择信号Sel2后将第二电源电压VDDH传送到锁存单元13。

在一些实施例中，如图1所示，输出单元14还可以被配置为根据接收的隔离信号ISO输出第二电源电压VDDH或第三信号VOUT。

图2是示意性地示出根据本公开另一些实施例的电平位移器的结构连接图。

在一些实施例中，如图2所示，锁存单元13可以包括第一PMOS晶体管MP1、第二PMOS(P-channel Metal Oxide Semiconductor，P型沟道金属氧化物半导体)晶体管MP2、第一NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)晶体管MN1、第一节点N1和第二节点N2。该第一PMOS晶体管MP1的源极和该第二PMOS晶体管MP2的源极均连接到电压输入端132。即，该第一PMOS晶体管MP1的源极和该第二PMOS晶体管MP2的源极连接在一起，并且一起连接到电压输入端132。该第一PMOS晶体管MP1的漏极、该第二PMOS晶体管MP2的栅极和该第一NMOS晶体管MN1的栅极一起连接在第一节点N1。该第一节点N1连接到信号输入端131。该第一PMOS晶体管MP1的栅极、该第二PMOS晶体管MP2的漏极和该第一NMOS晶体管MN1的漏极一起连接在第二节点N2。该第二节点N2连接到信号输出端133。该第一NMOS晶体管MN1的源极连接到接地端。

在一些实施例中，如图2所示，输入单元11可以包括第一开关晶体管T1。该第一开关晶体管T1的栅极被配置为接收使能信号EN。该第一开关晶体管T1的第一电极(例如漏极)被配置为接收第一信号VIN。该第一开关晶体管T1的第二电极(例如源极)连接锁存单元13的信号输入端131。例如，该第一开关晶体管可以为NMOS晶体管或PMOS晶体管。

在一些实施例中，如图2所示，电源开关单元12可以包括第二开关晶体管T2和第三开关晶体管T3。该第二开关晶体管T2的栅极可以被配置为接收第一选择信号Sel1。该第二开关晶体管T2的第一电极和第二电极分别连接锁存单元13的电压输入端132和用于提供第一电源电压VDDL的第一电源电压端。该第三开关晶体管T3的栅极可以被配置为接收第二选择信号Sel2。该第三开关晶体管T3的第一电极和第二电极分别连接锁存单元13的电压输入端132和用于提供第二电源电压VDDH的第二电源电压端。

在一些实施例中，该第二开关晶体管T2和该第三开关晶体管T3可以为具有相同导电类型的开关晶体管。例如，如图2所示，该第二开关晶体管T2和该第三开关晶体管T3可以均为PMOS晶体管，在这样的情况下，第二开关晶体管T2的第一电极和第二电极可以分别为漏极和源极，第三开关晶体管T3的第一电极和第二电极可以分别为漏极和源极。又例如，该第二开关晶体管T2和该第三开关晶体管T3可以均为NMOS晶体管，在这样的情况下，第二开关晶体管T2的第一电极和第二电极可以分别为源极和漏极，第三开关晶体管T3的第一电极和第二电极可以分别为源极和漏极。

在另一些实施例中，该第二开关晶体管T2和该第三开关晶体管T3可以为具有相反导电类型的开关晶体管。例如，该第二开关晶体管T2为NMOS晶体管，该第三开关晶体管T3为PMOS晶体管；或者，该第二开关晶体管T2为PMOS晶体管，该第三开关晶体管T3为NMOS晶体管。

在一些实施例中，如图2所示，该输出单元14可以包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第二NMOS晶体管MN2和第三NMOS晶体管MN3。该第三PMOS晶体管MP3的源极和该第四PMOS晶体管MP4的源极分别连接用于提供第二电源电压VDDH的第二电源电压端。该第三PMOS晶体管MP3的栅极和该第二NMOS晶体管MN2的栅极一起连接锁存单元13的信号输出端133。该第四PMOS晶体管MP4的栅极和该第三NMOS晶体管MN3的栅极连接，一起被配置为接收隔离信号ISO。该第三PMOS晶体管MP3的漏极、该第四PMOS晶体管MP4的漏极和该第三NMOS晶体管MN3的漏极连接在一起，作为该输出单元14的输出端。该第三NMOS晶体管MN3的源极和该第二NMOS晶体管MN2的漏极连接。该第二NMOS晶体管MN2的源极连接到接地端。

需要说明的是，图2所示的输入单元11、电源开关单元12、锁存单元13和输出单元14的具体电路结构仅是示例性的，本公开的范围并不仅限于此。

图3是示意性地示出根据本公开一些实施例的电平位移器的时序控制图。下面结合图2和图3详细描述根据本公开一些实施例的电平位移器的运行过程。该电平位移器在交替的第一模式和第二模式下运行，即这两个模式是切换进行的。

下面描述在第一模式下的运行过程：

输入单元11的第一开关晶体管T1在接收到高电平的使能信号EN后导通，从而将接收的第一信号VIN(例如，如图3所示的第一信号VIN的Data1或Data2)传送到锁存单元13。

电源开关单元12的第二开关晶体管T2在接收到低电平的第一选择信号Sel1后导通，从而将第一电源电压VDDL传送到锁存单元13。第三开关晶体管T3在接收高电平的第二选择信号Sel2后截止。

锁存单元13的第一节点N1锁存第一信号VIN，并输出与该第一信号的逻辑相反的第二信号VB到输出单元14。

例如，如果该第一信号为逻辑“1”(例如高电平)，此时该逻辑“1”对应的电平为第一电源电压VDDL。该逻辑“1”可以使得第一NMOS晶体管MN1导通且第二PMOS晶体管MP2截止，第二节点N2连接到接地端，从而使得在第二节点N2存储逻辑“0”(例如低电平)。该逻辑“0”可以使得第一PMOS晶体管MP1导通，因此，第一电源电压VDDL经过第二开关晶体管T2和第一PMOS晶体管MP1施加到第一节点N1，从而在第一节点N1处锁存该逻辑“1”。另外，第二节点的逻辑“0”可以作为第二信号VB输出到输出单元14。

又例如，如果该第一信号为逻辑“0”(例如低电平)，第一节点N1锁存该逻辑“0”。该逻辑“0”可以使得第一NMOS晶体管MN1截止且第二PMOS晶体管MP2导通。又由于第二开关晶体管T2导通，因此，第一电源电压VDDL经过第二开关晶体管T2和第二PMOS晶体管MP2施加到第二节点N2，从而使得在该第二节点N2存储逻辑“1”(例如高电平)。该逻辑“1”对应的电平为第一电源电压VDDL，并且在该第二节点处的逻辑“1”可以作为第二信号VB输出到输出单元14。

输出单元14在接收到低电平的隔离信号ISO后，第四PMOS晶体管MP4导通且第三NMOS晶体管MN3截止。在这样的情况下，无论输出到输出单元14的第二信号VB是逻辑“0”还是逻辑“1”，该第二信号VB都会被隔离。第二电源电压VDDH通过第四PMOS晶体管MP4输出。

接下来，下面描述在第二模式下的运行过程：

输入单元11的第一开关晶体管T1在接收到低电平的使能信号EN后截止，因此，在该第二模式下，第一信号VIN不会影响到锁存单元13。

电源开关单元12的第三开关晶体管T3在接收低电平的第二选择信号Sel2后导通，从而将第二电源电压VDDH传送到锁存单元13。第二开关晶体管T2在接收高电平的第一选择信号Sel1后截止。

锁存单元13将锁存的第一信号VIN的电平幅度由第一电源电压VDDL改为第二电源电压VDDH，并输出与该第一信号VIN的逻辑相反的第二信号VB到输出单元14。

例如，如果在第一节点N1处锁存的第一信号为逻辑“1”(例如高电平)，则如前所述，在第二节点N2存储逻辑“0”(例如低电平)。该逻辑“0”可以使得第一PMOS晶体管MP1导通，因此，第二电源电压VDDH可以经过第三开关晶体管T3和第一PMOS晶体管MP1施加到第一节点N1，从而使得在第一节点N1的第一信号的逻辑“1”对应的电平改为第二电源电压VDDH。并且将相应的第二节点的逻辑“0”作为第二信号VB输出到输出单元14。

又例如，如果在第一节点N1处锁存的第一信号为逻辑“0”(例如低电平)，则如前所述，在该第二节点N2存储逻辑“1”(例如高电平)。在第一节点N1处的逻辑“0”可以使得第一NMOS晶体管MN1截止且第二PMOS晶体管MP2导通。因此，第二电源电压VDDH可以经过第三开关晶体管T3和第二PMOS晶体管MP2施加到第二节点N2，使得在第二节点处的逻辑“1”对应的电平改为第二电源电压VDDH，并将该逻辑“1”作为第二信号VB输出到输出单元14。

输出单元14在接收到高电平的隔离信号ISO后，第四PMOS晶体管MP4截止且第三NMOS晶体管MN3导通。在这样的情况下，第三PMOS晶体管MP3和第二NMOS晶体管MN2可以一起作为反相器。该反相器在接收到第二信号VB后，输出与该第二信号VB的逻辑相反的第三信号VOUT(例如，如图3所示的第三信号VOUT的Data1或Data2)，其中，第三信号VOUT的电平幅度为第二电源电压VDDH。

在上述实施例中，通过上述在第一模式和第二模式下的运行过程，该电平位移器实现了在接收到电平幅度为第一电源电压VDDL的第一信号VIN后，输出电平幅度为第二电源电压VDDH的第三信号VOUT，且该第三信号VOUT的逻辑与第一信号VIN的逻辑相同，因此实现了电平位移功能。而且上述电平位移器可以在不同电压域之间实现信号隔离，从而可以尽量避免出现逻辑错误，以及降低静态功耗。

在一些实施例中，在第二开关晶体管T2和第三开关晶体管T3为具有相同导电类型的开关晶体管(例如如图2所示，T2和T3均为PMOS晶体管)的情况下，第一选择信号Sel1和第二选择信号Sel2为互补信号(即第一选择信号Sel1和第二选择信号Sel2在相同运行模式下的信号相反)，例如如图3所示。在该实施例中，将第二开关晶体管T2和第三开关晶体管T3设计为具有相同导电类型的开关晶体管，可以方便电路的制造。

在另一些实施例中，在第二开关晶体管T2和第三开关晶体管T3为具有相反导电类型的开关晶体管的情况下，第一选择信号Sel1和第二选择信号Sel2为相同信号。例如，第二开关晶体管T2为NMOS晶体管，第三开关晶体管T3为PMOS晶体管，则第一选择信号和第二选择信号可以统一为如图3中所示的第二选择信号Sel2。又例如，第二开关晶体管T2为PMOS晶体管，第三开关晶体管T3为NMOS晶体管，则第一选择信号和第二选择信号可以统一为如图3中所示的第一选择信号Sel1。在该实施例中，可以减少一个选择信号，即可以减少控制信号的数量，有利于电平位移器的稳定运行。

在一些实施例中，使能信号和第二选择信号可以均为设定的模式运行信号LAT，第一选择信号和隔离信号可以均为该模式运行信号的互补信号LAT_B。这样可以使得四个控制信号减少到两个控制信号即可，进一步有利于电平位移器的稳定运行。

图4是示意性地示出根据本公开另一些实施例的电平位移器的结构连接图。图5是示意性地示出根据本公开另一些实施例的电平位移器的时序控制图。

在一些实施例中，如图4所示，模式运行信号LAT(例如如图5所示)分别输入到输入单元11的第一开关晶体管T1和电源开关单元12的第三开关晶体管T3以分别作为使能信号和第二选择信号。

在一些实施例中，如图4所示，该电平位移器除了包括与图2所示的电平位移器相同的器件之外，该图4所示的电平位移器还可以包括反相器15。该反相器15可以被配置为在接收该模式运行信号LAT(例如如图5所示)后输出该模式运行信号的互补信号LAT_B(图5未示出)分别到电源开关单元12和输出单元14。例如，该模式运行信号的互补信号LAT_B输出到电源开关单元12的第二开关晶体管T2以作为第一选择信号，该互补信号LAT_B还输出到输出单元14以作为隔离信号。

在上述实施例中的电平位移器中，模式运行信号LAT分别输入到第一开关晶体管T1和第三开关晶体管T3，从而分别作为使能信号和第二选择信号，以及将该模式运行信号LAT经过该反相器后输出该模式运行信号的互补信号LAT_B，并将该互补信号LAT_B分别输出到第二开关晶体管T2和输出单元14以分别作为第一选择信号和隔离信号。在该实施例中，通过一个模式运行信号LAT就可以实现上述四个控制信号(即使能信号、第一选择信号、第二选择信号和隔离信号)的功能，显著减少了控制信号的数量，进一步有利于电平位移器的稳定运行。

图6是示意性地示出根据本公开另一些实施例的电平位移器的时序控制图。

如图6所示，电平位移器在接收到第一信号VIN后，在模式运行信号LAT的下降沿输出第三信号VOUT。该第三信号VOUT可以从模式运行信号LAT的下降沿持续到下一个上升沿，例如，如图6中的输出数据信号D0～D6。如图6所示，输出的第三信VOUT可以取决于LAT＝1时的输入信号。例如，在D0之前的LAT＝1时，输入信号VIN＝0，保存至锁存单元的值亦为0，因此当LAT转变时，输出值D0也为0。又例如，在D3之前的LAT＝1时，输入信号VIN＝1，保存至锁存单元的值亦为1，因此当LAT转变时，输出值D3也为1。

另外，从图6可以看出，第一信号VIN的电平幅度可以为1.2V，而第三信号VOUT的电平幅度可以为3.3V，因此，该电平位移器实现了信号的电平转换。

图7是分别示出现有技术和本公开实施例的电平位移器的输入信号频率与输入信号电压的测试结果关系图。这里的输入信号即为前面所述的第一信号VIN。从图7可以看出，与现有技术的基于DCVS的电平位移器(请参见曲线72)以及具有自适应PUNs结构的电平位移器(请参见曲线73)相比，本公开的电平位移器(请参见曲线71)可以具有更宽的输入信号的电压范围。而且与现有技术的电平位移器相比，本公开的电平位移器所能接受的输入信号频率更高，从而能够工作更高速的环境中，因此本公开的电平位移器的工作速度更快。

图8是分别示出现有技术和本公开实施例的电平位移器的静态功耗与输入信号电压的测试结果关系图。这里的输入信号即为前面所述的第一信号VIN。从图8可以看出，与现有技术的基于DCVS的电平位移器(请参见曲线82)以及具有自适应PUNs结构的电平位移器(请参见曲线83)相比，在不同的输入信号电压下，本公开的电平位移器(请参见曲线81)可以具有更低的静态功耗。因此，本公开的电平位移器能够降低静态功耗。

表1为本公开实施例的电平位移器的模拟结果数据表。该表1中示出了第一信号VIN在不同电平幅度下的静态功耗、动态功耗和频率。从表1可以看出，本公开实施例的电平位移器基本保持低于70pW的静态功耗，因此在未工作情况下漏电小，损失功耗低。而且本公开实施例的电平位移器能够工作在比现有技术更高的频率，且在1V以上能工作在超过1GHz的环境。因此本公开实施例的电平位移器具有低功耗且能高速运作的优点。

表1电平位移器的模拟结果数据表

表2是本公开电平位移器与现有技术电平位移器的性能比较表。从表2可以看出，本公开实施例的电平位移器的电压转换范围比较宽，可以在0.5V至3.3V的范围内实现电压转换。而且本公开电平位移器的面积最小。

需要说明的是，表2中频率表示最低工作频率，Etr表示单位周期所消耗的能量，其中单位“fJ”表示10^-15焦耳，Ps表示静态功耗。从表2可以看出，本公开实施例的电平位移器可以在最低工作频率下工作在比较低的电压环境(例如0.5V)，传送单位周期信号所消耗的能量最少，而且具有最小的静态功耗。

表2本公开电平位移器与现有技术电平位移器的性能比较表

在本公开的实施例中，还可以提供一种集成电路，该集成电路可以包括：如前所述的电平位移器(例如，如图1、图2或图4所示的电平位移器)。

图9是示出利用根据本公开一些实施例的电平位移器执行电平位移处理的方法的流程图。

在步骤S902，在第一模式下，输入单元接收第一信号并将该第一信号传送到锁存单元，电源开关单元将第一电源电压传送到该锁存单元，该锁存单元锁存该第一信号，以及输出与该第一信号的逻辑相反的第二信号到输出单元，该输出单元对接收的第二信号隔离，并输出第二电源电压。

在步骤S904，在第二模式下，输入单元关断，电源开关单元将第二电源电压传送到锁存单元，该锁存单元将锁存的第一信号的电平幅度由第一电源电压改为第二电源电压，并输出与该第一信号的逻辑相反的第二信号到输出单元，该输出单元根据接收的第二信号输出与第二信号的逻辑相反的第三信号，其中，第三信号的电平幅度为第二电源电压。

在上述实施例中，利用本公开实施例的电平位移器执行的上述电平位移处理方法可以在不同电压域之间实现信号隔离，从而可以尽量避免出现逻辑错误，以及降低静态功耗。

在一些实施例中，交替地执行在第一模式下执行的步骤(即步骤S902)和在第二模式下执行的步骤(即步骤S904)。

至此，已经详细描述了根据本公开实施例的电平位移器、集成电路和方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改。本公开的范围由所附权利要求来限定。