本发明涉及集成电路技术领域，特别是涉及一种具有直流失调校准功能的动态比较器、逐次逼近型的模数转换器、模数转换系统以及直流失调校准算法。
背景技术：
模数转换器(adc)是现今的应用电子设备以及通信设备的核心模块，近年来由于电子市场对便携式电子通信设备的需求，低功耗、高精度的adc已成为adc技术的主要发展趋势。比较器是adc结构的主要模块之一，尤其是高精度、低功耗的高性能比较器在应用市场上有着重要的作用。
传统的模数转换器中，通过在动态比较器前增加前置预放大器并对预放大器进行调节，实现直流失调校准。这种比较器电路在功耗、速度和精度等方面表现出较为均衡、折中的性能，因此被广泛用于模数转换器电路中。
然而，在上述模数转换器中，由于使用了前置预放大器，一方面，电路存在电源到地的直流电流通路，不利于低功耗设计，另一方面，电路的工作速度受限于前置预放大器，当电路用于高速应用时，需要增加前置放大器功耗以换取更快的速度，导致功耗过高。
技术实现要素：
基于此，有必要针对传统模数转换器功耗高的问题，提供一种动态比较器、模数转换器、逐次逼近型模数转换系统以及直流失调校准算法。
一种动态比较器，其中，所述动态比较器包括时钟控制复位单元以及锁存器单元，所述时钟控制复位单元，用于当时钟信号为复位相时，将正反馈型锁存器单元复位；所述锁存器单元包括锁存器电路、第一直流校准单元以及第二直流校准单元，且所述锁存器电路分别与第一直流校准单元以及第二直流校准单元串联连接；所述第一直流校准单元以及第二直流校准单元用于直流失调校准，所述第一直流校准单元及第二直流校准单元均分别包括与锁存器电路串联的多个晶体管，以及分别控制所述多个晶体管的选通开关。
在其中一个实施例中，所述锁存器单元为正反馈型锁存器单元，所述锁存器电路包括第四晶体管和第五晶体管，所述第四晶体管的源极与所述第五晶体管的输入端共同耦合至时钟控制复位单元的输出端；所述第四晶体管m4与第一直流校准单元连接；所述第五晶体管与第二直流校准单元连接。
在其中一个实施例中，第一直流校准单元包括与所述与第四晶体管m4串联的第一级晶体管m21，分别与第一级晶体管m21串联的多个第二级晶体管m22，以及分别用于对应控制所述第二级晶体管m22通断的多个第一级选通开关sp及第二级选通开关spb；每一个第一级晶体管m21的漏极与所述第四晶体管m4的漏极连接，而所述第一级晶体管m21的源极与第二级晶体管m22的漏极连接；第二级晶体管m22的源极接到地极dvss；第二级晶体管m22的栅极通过第一级选通开关sp实现与第一级晶体管m21的栅极连接或断开，并且通过第二级选通开关实现与地极dvss连接或断开。
在其中一个实施例中，所述第二直流校准单元包括与第五晶体管m5串联的第一级晶体管m31，分别与所述第一级晶体管m31串联的多个第二级晶体管m32，以及分别用于对应控制所述第二级晶体管m32通断的多个第一级选通开关sn及第二级选通开关snb；其中，每一个第一级晶体管m31的漏极与所述第五晶体管m5的漏极连接，而所述第一级晶体管m31的源极与第二级晶体管m32的漏极连接；所述第二级晶体管m32的源极接到地极dvss；所述第二级晶体管m32的栅极通过第一级选通开关sn与第一级晶体管m31的栅极连接或断开，并且通过第二级选通开关snb与地极dvss连接或断开。
在其中一个实施例中，所述第四晶体管m4与所述第五晶体管m5分别为p型晶体管，所述第四晶体管m4的源极与所述第五晶体管m5的源极作为输入端共同耦合至时钟控制复位单元的输出端；所述第四晶体管m4的漏极与第一直流校准单元连接；所述第五晶体管的漏极与第二直流校准单元连接；所述第四晶体管m4的栅极与所述第五晶体管m5的漏极耦合作为正输出端；所述第四晶体管m4的漏极与所述第五晶体管m5的栅极耦合作为负输出端。
在其中一个实施例中，所述第一级晶体管m21、第二即晶体管m22、第一级晶体管m31以及第二级晶体管m32均为n型晶体管。
在其中一个实施例中，还包括负输出端开关晶体管m0和正输出端开关晶体管m1，用于分别根据第一输入信号vip和第二输入信号vin对负输出端及正输出端的信号输出进行控制，负输出端开关晶体管m0源极连接至地极，漏极与负输出端连接，栅极用于根据第一输入信号vip以对负输出端的信号输出进行控制；类似的，m1源极连接至地极，漏极与正输出端连接，栅极用于根据第二输入信号vin以对负输出端的信号输出进行控制。
一种模数转换器，其中，所述模数转换器包括：采样电容阵列、动态比较器以及主次逼近逻辑电路，所述采样电容阵列用于对模拟输入信号进行采样，并将采样后的信号输入动态比较器，经过动态比较器处理后，输入逐次逼近逻辑电路，输出数字信号，所述动态比较器为上述任意一个实施例中所述的动态比较器。
一种模数转换系统，包括模数转换器、数字处理及存储模块电路以及开关阵列电路，开关阵列电路用于通过通断对模数转换器进行控制，以输入模拟信号以及模数转换器的直流失调校准，所述模数转换器包括采样电容阵列、动态比较器以及主次逼近逻辑电路，所述采样电容阵列用于对模拟输入信号进行采样，并将采样后的信号输入动态比较器，经过动态比较器处理后，输入逐次逼近逻辑电路，输出数字信号，所述动态比较器为上述任一实施例中所述的动态比较器。
一种用于上述任意一中模数转换器的直流失调校准算法，其特征在于，所述方法包括：
控制逐次逼近型模数转换系统进入直流失调校准模式，输入模拟信号；
通过模数转换器将输入的模拟信号转换为数字信号输出，得到初始直流失调值；
通过数字处理及存储模块按照预设权重对第一级选通开关依次进行选通遍历，并依次对模数转换器输出的数字信号进行采样，得到多个直流失调值；
将所有直流失调值进行比较，获得最小值，作为校准后的直流失调值，并得到与校准后的直流失调值对应的逻辑控制字；
控制逐次逼近型模数转换系统进入正常工作模式，根据所述逻辑控制字对输入的模拟信号进行转换，得到校准后的数字信号。
在其中一个实施例中，所述通过模数转换器将输入的模拟信号转换为数字信号输出，得到初始直流失调值的步骤包括：
对模数转换器输出的数字信号进行预设数量个时钟周期采样，并对采样后的数字信号取平均值，得到模数转换器未经校准的初始直流失调值。
本发明提出的动态比较器、模数转换器、逐次逼近型模数转换系统以及直流失调校准算法，在不增加额外的功耗，对电路的工作速度基本无影响的情况下，同时可有效降低逐次逼近型模数转换器的直流失调值，增大了模数转换器的动态范围，适用于对功耗、速度、精度均有较高要求的应用场合。
附图说明
图1为一个实施例中提供的动态比较器的电路结构示意图；
图2为一个实施例中提供的模数转换器的电路结构示意图；
图3为一个实施例中提供的模数转换系统的电路结构示意图；
图4为一个实施例中提供的直流失调校准动态比较器的流程图；
图5为另一个实施例中提供的直流失调校准动态比较器的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
请参阅图1，图1为其中一个具体实施例提供的动态比较器120的电路结构示意图。所述动态比较器120包括时钟控制复位单元121及正反馈型锁存器单元122。
所述时钟控制复位单元121用于当时钟信号为复位相时，将正反馈型锁存器单元122复位。所述时钟控制复位单元121包括第六晶体管m6和第七晶体管m7构成的反相器型复位电路。所述第六晶体管可为p型晶体管(pmos)，所述第七晶体管可为n型晶体管(nmos)。所述p型晶体管的源极与输入电源dvdd连接；p型晶体管的栅极与n型晶体管的栅极连接；所述p型晶体管的漏极与所述n型晶体管的漏极连接，所述n型晶体管的源极接地。所述p型晶体管的漏极与所述n型晶体管漏极耦合形成输出端，并连接至正反馈型锁存器单元122的输入端。所述p型晶体管的栅极与所述n型晶体管的栅极可共同连接至锁存器(latch)进行控制。
所述正反馈型锁存器单元122在实现动态锁存同时具有直流失调校准功能。所述正反馈型锁存器单元122可包括锁存器电路122a、第一直流校准单元122b以及第二直流校准单元122c。所述锁存器电路122a分别与第一直流校准单元122b以及第二直流校准单元122c连接；所述第一直流校准单元122b以及第二直流校准单元122c用于直流失调校准。所述锁存器电路122a包括第四晶体管m4和第五晶体管m5，所述第四晶体管m4与所述第五晶体管m5可分别为p型晶体管。所述第四晶体管m4的源极与所述第五晶体管的源极作为输入端共同耦合至时钟控制复位单元121的输出端。所述第四晶体管m4的漏极与第一直流校准单元122b连接；所述第五晶体管的漏极与第二直流校准单元122c连接。另外，所述第四晶体管m4的栅极与所述第五晶体管m5的漏极耦合作为正输出端；所述第四晶体管m4的漏极与所述第五晶体管m5的栅极耦合作为负输出端，所述第四晶体管m4和第五晶体管m5构成正反馈型锁存器的电路。
所述第一直流校准单元122b包括与正反馈型锁存器单元122串联的多个晶体管及多个选通开关。具体的，第一直流校准单元122b包括与所述与第四晶体管m4串联的第一级晶体管m21，分别与第一级晶体管m21串联的多个第二级晶体管m22，以及分别用于对应控制所述第二级晶体管m22通断的多个第一级选通开关sp及第二级选通开关spb。具体的，每一个第一级晶体管m21的漏极与所述第四晶体管m4的漏极连接，而所述第一级晶体管m21的源极与第二级晶体管m22的漏极连接；每一个第二级晶体管m22的源极接到地极dvss；栅极通过第一级选通开关sp与第一级晶体管m21的栅极连接或断开，并且通过第二级选通开关与地极dvss连接或断开，通过第一级选通开关sp及第二级选通开关spb控制栅极，对第二级晶体管m22的控制，实现直流失调校准。作为一个具体的实施例，多个第二级晶体管m22可包括m22[0]、m22[1]……m22[m-1]，共m个；多个第一级选通开关sp可包括sp[0]、sp[1]……sp[m-1]，共m个；多个第二级选通开关spb可包括spb[0]、spb[1]……spb[m-1]，同样为m个。即每一个第二级晶体管m22、一个第一级选通开关sp和一个第二级选通开关spb组成一个校准单元，用于直流失调校准。作为一个具体的实施例，第一级晶体管m21、第二级晶体管m22均为n型晶体管，但并不限于此。
类似的，所述第二直流校准单元122c包括与正反馈型锁存器单元122a串联的多个晶体管，以及分别控制多个晶体管通断的多个选通开关。所述第二直流校准单元122c包括与第五晶体管m5串联的第一级晶体管m31，分别与第一级晶体管m31串联的多个第二级晶体管m32，以及分别用于对应控制所述第二级晶体管m32通断的多个第一级选通开关sn及第二级选通开关snb。其中，每一个第一级晶体管m31的漏极与所述第五晶体管m5的漏极连接，而所述第一级晶体管m31的源极与第二级晶体管m22的漏极连接；每一个第二级晶体管m32的源极接到地极dvss，栅极通过第一级选通开关sn实现与第一级晶体管m31的栅极连接或断开，并且通过第二级选通开关snb实现与地极dvss连接或断开；通过第一级选通开关sn及第二级选通开关snb控制栅极，实现对第二级晶体管m32的控制，实现直流失调校准。作为一个具体的实施例，多个第二级晶体管m32可包括m32[0]、m32[1]……m32[m-1]，共m个；多个第一级选通开关sn可包括sn[0]、sn[1]……sn[m-1]，共m个；多个第二级选通开关snb可包括snb[0]、snb[1]……snb[m-1]，同样为m个。即每一个第二级晶体管m32、一个第一级选通开关sn和一个第二级选通开关snb组成一个校准单元，用于直流失调校准。作为一个具体的实施例，第一级晶体管m31、第二级晶体管m32也分别为n型晶体管，但并不限于此。
上述晶体管m21&m22[m-1,0]、m31&m32[m-1,0]构成正反馈型锁存器中具有直流失调校准功能的串联nmos管结构，该串联结构一方面能够通过选择不同尺寸的m22[m-1,0]和m32[m-1,0]，使得直流失调校准成为可能；另一方面，受益于串联结构的极点位置特性，电路速度几乎未受到影响，仍然具有很高的响应速度。
另外，基于sn[m-1,0]&snb[m-1,0]&sp[m-1,0]&spb[m-1,0]构成的直流失调校准选通开关，通过选择不同校准单元中选通开关的通断，实现直流失调校准功能，也就是在校准过程中，实现了对m22[m-1,0]和m32[m-1,0]不同尺寸的选择。
进一步，该动态比较器120还包括负输出端开关晶体管m0和正输出端开关晶体管m1，用于分别根据第一输入信号vip和第二输入信号vin对负输出端及正输出端的信号输出进行控制。作为一个具体的实施例，负输出端开关晶体管m0源极连接至地极，漏极与负输出端连接，栅极用于接收第一输入信号vip以对负输出端的信号输出进行控制；类似的，m1源极连接至地极，漏极与正输出端连接，栅极用于接收第二输入信号vin以对负输出端的信号输出进行控制。
图1即为本发明一个具体实施例提出的带有直流失调校准的动态比较器120的电路结构示意图。不失一般性，该动态比较器120含有n型晶体管串联结构的正反馈型锁存器，且串联的n型晶体管在信号sp[m-1:0](spb[m-1:0]＝(sp[m-1:0])-)和sn[m-1:0](snb[m-1:0]＝(sn[m-1:0])-)的控制下，实现比较器直流失调的校准。
请一并参阅图2，本发明一个实施例提供了一种逐次逼近型的模数转换器100，包括采样电容阵列110、动态比较器120以及逐次逼近逻辑电路130。所述采样电容阵列110用于对模拟输入信号进行采样，并将采样后的信号输入动态比较器120，经过动态比较器120处理后，输入逐次逼近逻辑电路130，输出数字信号。其中，动态比较器120可为动态锁存器型比较器，与上述实施例中所述的动态比较器相同。
请一并参阅图3，本发明一个实施例还提供一种逐次逼近型模数转换系统1000，包括模数转换器100、数字处理及存储模块电路200以及开关阵列电路300，开关阵列电路300用于通过通断对模数转换器100进行控制，以输入模拟信号以及模数转换器的直流失调校准。
上述输入开关阵列电路300包括开关1-开关4电路，受输入信号inputshort控制，当inputshort为逻辑‘1’时，开关1和开关2断开，开关3和开关4导通。此时，逐次逼近型模数转换器100进入直流失调校准模式，其输入的模拟信号为共模电压vcm；当inputshort为逻辑‘0’时，开关1和开关2导通，开关3和4断开，此时逐次逼近型模数转换器100进入正常工作模式，其输入的模拟信号为正常工作信号。
逐次逼近型模数转换器100输出的n位数字输出data[n-1:0]被数字处理及存储模块电路200采样，用于直流失调校准算法的计算。
数字处理及存储模块电路200的输入信号包括直流失调校准使能信号enable，当enable有效，为逻辑‘1’时，输出信号inputshort为逻辑‘1’，使逐次逼近型模数转换器100进入直流失调校准模式；当enable无效，为逻辑‘0’时，输出信号inputshort为逻辑‘0’，逐次逼近型模数转换器100进入正常工作模式。此外，输入信号clk_out和data[n-1:0]用于直流失调校准算法的计算，输出信号sp[m-1:0]和sn[m-1:0]用于控制动态比较器120进行直流失调校准。
具体的，逐次逼近型模数转换系统1000的工作流程如下。当校准使能信号enable置为逻辑‘1’，电路进入校准模式，inputshort使能信号有效，开关1、2断开，开关3、4导通，逐次逼近型模数转换器输入电压为共模电压vcm，且sp[m-1:0]和sn[m-1:0]逻辑控制信号复位(全部为逻辑‘0’)，此时逐次逼近型模数转换器的数字输出data[n-1:0]通过x个时钟周期相加求平均后，所得值即为模数转换器未经校准的直流失调值，并存储在存储单元中；随后，将sp[m-1:0]和sn[m-1:0]分别由低权重位到高权重位进行遍历(各个控制位逐次置逻辑‘1’，其余控制位为逻辑‘0’)，对应不同的模数转换器直流失调值，同样的，将数字输出data[n-1:0]通过x个时钟周期相加求平均值，并将遍历所得直流失调值进行比较，选出最小值，该值即为模数转换器校准后的直流失调值，该值对应的sp[m-1:0]和sn[m-1:0]的设置，作为最终校准结果存入存储单元中，至此直流失调校准结束；当逐次逼近型模数转换器电路进入正常工作模式时，enable信号置为逻辑‘0’，开关1、2导通，开关3、4断开，模数转换器的模拟输入与vip、vin模拟输入信号相连，sp[m-1:0]和sn[m-1:0]为校准所得逻辑控制字，此时模数转换器的直流失调最小，data[n-1:0]即为经过直流失调校准的n位数字输出。
请参见图4所示，基于上述逐次逼近型模数转换系统1000，本发明一个实施例还提供一种用于逐次逼近型模数转换器的直流失调校准算法，包括：
步骤s1：控制逐次逼近型模数转换系统进入直流失调校准模式，输入模拟信号。
对逐次逼近型模数转换电路上电，直流失调校准使能信号enable有效，为逻辑‘1’，电路进入直流失调校准模式，在信号inputshort控制下，模拟开关1、2断开，开关3、4导通，模数转换器100的模拟输入与共模电压vcm相连，动态比较器120的直流失调校准控制信号sp[m-1:0]和sn[m-1:0]复位，全部为逻辑‘0’。
步骤s2：通过模数转换器对输入的模拟信号转换为数字信号输出，得到初始直流失调值。
对模数转换器100输出的n位数据信号data[n-1:0]进行x个时钟周期采样，取平均值，并写入数字处理及存储模块200中，该值即为模数转换器未经校准的直流失调值。
步骤s3：通过数字处理及存储模块按照预设权重对第一级选通开关依次进行选通遍历，并依次对模数转换器输出的数字信号进行采样，得到多个直流失调值。
数字处理及存储模块200将sp[m-1:0]和sn[m-1:0]分别按照二进制权重由低到高的顺序进行遍历，即各个控制位逐次置逻辑‘1’，其余控制位为逻辑‘0’，依次实现第一级选通开关的导通与断开，并重复步骤2的操作。
步骤s4：将存储的直流失调值进行比较，获得最小值，作为校准后的直流失调值。
通过将存储的(2m+1)个直流失调值进行比较，找到最小值，该值即为模数转换器校准后的直流失调值，该值对应的sp[m-1:0]和sn[m-1:0]的设置，即为校准所得的逻辑控制字，写入存储模块200中；
步骤s5：控制逐次逼近型模数转换系统进入正常工作模式，对输入的模拟信号进行转换，得到校准后的数字信号。
可通过直流失调校准使能信号enable无效，为逻辑‘0’，使逐次逼近型模数转换系统进入正常工作模式，模拟开关1、2导通，开关3、4断开，模数转换器100的模拟输入与vip、vin模拟输入信号相连，sp[m-1:0]和sn[m-1:0]为校准所得逻辑控制字，此时模数转换器100的直流失调最小，data[n-1:0]即为经过直流失调校准的n位数字输出。
请一并参阅图5，本发明一个实施例还提供一种用于逐次逼近型模数转换器1000的直流失调校准算法，包括：
步骤s0’，逐次逼近型模数转换器100上电；
步骤s1’，enable＝‘1’，inputshort＝‘1’，模数转换器100进入直流失调校准模式数字逻辑、计算及存储模块复位，sp[m-1:0]＝sn[m-1:0]＝‘0...00’；
步骤s2’，对n位数据信号data[n-1:0]进行x个时钟周期采样，取平均值，并写入存储模块200中；
步骤s3’，将sp[m-1:0]和sn[m-1:0]分别按照二进制权重由低到高的顺序进行遍历(各个控制位逐次置逻辑‘1’，其余控制位为逻辑‘0’)，同时对n位数据信号data[n-1:0]进行x个时钟周期采样，取平均值，并写入存储模块200中；
步骤s4’，将存储的(2m+1)个直流失调值进行比较，找到最小值，该值对应的sp[m-1:0]和sn[m-1:0]的设置，即为校准所得的逻辑控制字，写入存储模块200中；
步骤s5’，enable＝‘0’，inputshort＝‘0’，模数转换器100进入正常工作模式sp[m-1:0]和sn[m-1:0]为直流失调校准所得逻辑控制字，data[n-1:0]即为经过直流失调校准的n位数字输出。
本发明提出的动态比较器、模数转换器、逐次逼近型模数转换系统以及直流失调校准算法，在不增加额外的功耗，对电路的工作速度基本无影响的情况下，同时可有效降低逐次逼近型模数转换器的直流失调值，增大了模数转换器的动态范围，适用于对功耗、速度、精度均有较高要求的应用场合。
本领域内的技术人员应明白，本申请的实施例可提供为动态比较器、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的动态比较器、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上该实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上该实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。