本发明涉及一种半导体集成电路，特别是涉及一种抗两位节点翻转的锁存器。
背景技术：
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。例如：当单个高能粒子如质子或α粒子等穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。
软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。
近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。
技术实现要素：
本发明所要解决的技术问题是提供一种抗两位节点翻转的锁存器，能实现对两位节点的单粒子干扰实现很好的抵抗，使锁存器的输出稳定性提高。
为解决上述技术问题，本发明提供的抗两位节点翻转的锁存器包括：存储单元，输出端穆勒单元(mullerc-element)。
所述存储单元由3个第一穆勒单元和3个第二穆勒单元连接而成的互锁结构组成并具有六个存储节点；第一存储节点、第三存储节点和第五存储节点的存储信号同相位，第二存储节点、第四存储节点和第六存储节点的存储信号同相位，所述第一存储节点和所述第二存储节点的存储信息反相。
各所述第一穆勒单元包括：2个串联在电源电压和所述第一穆勒单元的输出端的pmos管和2个串联在地和所述第一穆勒单元的输出端的nmos管；所述第一穆勒单元的各pmos管和对应的一个nmos管配对且栅极连接在一起并作为一个输入端。
各所述第二穆勒单元包括：1个串联在电源电压和所述第二穆勒单元的输出端的pmos管和1个串联在地和所述第二穆勒单元的输出端的nmos管；所述第二穆勒单元的pmos管的栅极和nmos管的栅极分别形成一个输入端。
所述输出端穆勒单元包括：3个串联在电源电压和所述输出端穆勒单元的输出端的pmos管和3个串联在地和所述输出端穆勒单元的输出端的nmos管；所述输出端穆勒单元的各pmos管和对应的一个nmos管配对且栅极连接在一起并作为一个输入端。
各所述第一穆勒单元和各所述第二穆勒单元交替排列，各所述第一穆勒单元的两个输入端和第二存储节点、第四存储节点和第六存储节点中的两个对应连接，各所述第一穆勒单元的输出端和第一存储节点、第三存储节点和第五存储节点中的一个对应连接。
各所述第二穆勒单元的两个输入端和第一存储节点、第三存储节点和第五存储节点中的两个对应连接，各所述第二穆勒单元的输出端和第二存储节点、第四存储节点和第六存储节点中的一个对应连接。
所述输出端穆勒单元的3个输入端和第一存储节点、第三存储节点和第五存储节点对应连接，所述输出端穆勒单元的输出端和数据输出信号节点连接。
进一步的改进是，抗两位节点翻转的锁存器还包括4个第一传输门(tg)和1个第二传输门，数据输入信号分别通过一个第一传输门连接到第二存储节点、第四存储节点、第六存储节点以及所述数据输出信号节点；所述输出端穆勒单元的输出端通过第二传输门和所述数据输出信号节点连接。
各所述第一传输门的开关顺序和第二传输门的开关顺序反相。
进一步的改进是，所述存储单元的互锁结构的连接关系为：
第一个所述第一穆勒单元的第一输入端连接第六存储节点、第二输入端连接第二存储节点、输出端连接第一存储节点。
第二个所述第一穆勒单元的第一输入端连接第二存储节点、第二输入端连接第四存储节点、输出端连接第三存储节点。
第三个所述第一穆勒单元的第一输入端连接第四存储节点、第二输入端连接第六存储节点、输出端连接第五存储节点。
第一个所述第二穆勒单元的第一输入端连接第一存储节点、第二输入端连接第三存储节点、输出端连接第二存储节点。
第二个所述第二穆勒单元的第一输入端连接第三存储节点、第二输入端连接第五存储节点、输出端连接第四存储节点。
第三个所述第二穆勒单元的第一输入端连接第五存储节点、第二输入端连接第一存储节点、输出端连接第六存储节点。
进一步的改进是，各所述第一传输门的第一时钟端连接第一时钟信号以及第二时钟端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号反相。
所述第二传输门的第一时钟端连接第二时钟信号以及第二时钟端连接第一时钟信号。
所述第一时钟信号为高电平时，各所述第一传输管导通，所述第二传输管截止；所述第一时钟信号为低电平时，各所述第一传输管截止，所述第二传输管导通。
进一步的改进是，各所述第一传输门由一个pmos管和一个nmos管并联而成，所述第一传输门的pmos管和nmos管源极连接在一起以及所述第一传输门的pmos管和nmos管漏极连接在一起，所述第一传输门的nmos管的栅极为第一时钟端，所述第一传输门的pmos管的栅极为第二时钟端。
所述第二传输门的结构和所述第一传输门的结构相同。
进一步的改进是，各所述第二穆勒单元的电源电压和输出端之间还串联有一个由pmos管组成的第一开关管以及各所述第二穆勒单元的地和输出端之间还串联有一个由nmos管组成的第二开关管，所述第一开关管的栅极连接第一时钟信号，所述第二开关管的栅极连接第二时钟信号。
进一步的改进是，还包括一反相器，所述反相器的输入端连接所述第一时钟信号，所述反相器的输出端输出所述第二时钟信号。
本发明能实现对两位节点的单粒子干扰实现很好的抵抗，使锁存器的输出稳定性提高。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例抗两位节点翻转的锁存器的电路图；
图2是本发明第二实施例抗两位节点翻转的锁存器的电路图；
图3a-图3d是本发明第一实施例电路施加干扰信号后的仿真波形图。
具体实施方式
本发明第一实施例抗两位节点翻转的锁存器：
如图1所示，是本发明第一实施例抗两位节点翻转的锁存器的电路图；本发明第一实施例抗两位节点翻转的锁存器包括：存储单元1，输出端穆勒单元2。
所述存储单元1由3个第一穆勒单元11和3个第二穆勒单元12连接而成的互锁结构组成并具有六个存储节点；第一存储节点s1、第三存储节点s3和第五存储节点s5的存储信号同相位，第二存储节点s2、第四存储节点s4和第六存储节点s6的存储信号同相位，所述第一存储节点s1和所述第二存储节点s2的存储信息反相。
各所述第一穆勒单元11包括：2个串联在电源电压和所述第一穆勒单元11的输出端的pmos管和2个串联在地和所述第一穆勒单元11的输出端的nmos管；所述第一穆勒单元11的各pmos管和对应的一个nmos管配对且栅极连接在一起并作为一个输入端。
各所述第二穆勒单元12包括：1个串联在电源电压和所述第二穆勒单元12的输出端的pmos管和1个串联在地和所述第二穆勒单元12的输出端的nmos管；所述第二穆勒单元12的pmos管的栅极和nmos管的栅极分别形成一个输入端。
各所述输出端穆勒单元2包括：3个串联在电源电压和所述输出端穆勒单元2的输出端的pmos管和3个串联在地和所述输出端穆勒单元2的输出端的nmos管；所述输出端穆勒单元2的各pmos管和对应的一个nmos管配对且栅极连接在一起并作为一个输入端。
各所述第一穆勒单元11和各所述第二穆勒单元12交替排列，各所述第一穆勒单元11的两个输入端和第二存储节点s2、第四存储节点s4和第六存储节点s6中的两个对应连接，各所述第一穆勒单元11的输出端和第一存储节点s1、第三存储节点s3和第五存储节点s5中的一个对应连接。
各所述第二穆勒单元12的两个输入端和第一存储节点s1、第三存储节点s3和第五存储节点s5中的两个对应连接，各所述第二穆勒单元12的输出端和第二存储节点s2、第四存储节点s4和第六存储节点s6中的一个对应连接。
本发明第一实施例中，所述存储单元1的互锁结构的连接关系为：
第一个所述第一穆勒单元11的第一输入端连接第六存储节点s6、第二输入端连接第二存储节点s2、输出端连接第一存储节点s1。图1中，第一个所述第一穆勒单元11由pmos管p11，p12和nmos管n11和n12串联而成。
第二个所述第一穆勒单元11的第一输入端连接第二存储节点s2、第二输入端连接第四存储节点s4、输出端连接第三存储节点s3。图1中，第二个所述第一穆勒单元11由pmos管p31，p32和nmos管n31和n32串联而成。
第三个所述第一穆勒单元11的第一输入端连接第四存储节点s4、第二输入端连接第六存储节点s6、输出端连接第五存储节点s5。图1中，第三个所述第一穆勒单元11由pmos管p51，p52和nmos管n51和n52串联而成。
第一个所述第二穆勒单元12的第一输入端连接第一存储节点s1、第二输入端连接第三存储节点s3、输出端连接第二存储节点s2。图1中，第一个所述第二穆勒单元12由pmos管21和nmos管n22串联而成。
第二个所述第二穆勒单元12的第一输入端连接第三存储节点s3、第二输入端连接第五存储节点s5、输出端连接第四存储节点s4。图1中，第二个所述第二穆勒单元12由pmos管41和nmos管n42串联而成。
第三个所述第二穆勒单元12的第一输入端连接第五存储节点s5、第二输入端连接第一存储节点s1、输出端连接第六存储节点s6。图1中，第三个所述第二穆勒单元12由pmos管61和nmos管n62串联而成。
所述输出端穆勒单元2的3个输入端和第一存储节点s1、第三存储节点s3和第五存储节点s5对应连接，所述输出端穆勒单元2的输出端即节点m和数据输出信号节点q连接。
抗两位节点翻转的锁存器还包括4个第一传输门3和1个第二传输门3a，数据输入信号从节点d分别通过一个第一传输门3连接到第二存储节点s2、第四存储节点s4、第六存储节点s6以及所述数据输出信号节点q；所述输出端穆勒单元2的输出端通过第二传输门3a和所述数据输出信号节点q连接。
各所述第一传输门3的开关顺序和第二传输门3a的开关顺序反相。
各所述第一传输门3的第一时钟端连接第一时钟信号clk以及第二时钟端连接第二时钟信号clkb，所述第一时钟信号clk和所述第二时钟信号clkb反相。
所述第二传输门3a的第一时钟端连接第二时钟信号clkb以及第二时钟端连接第一时钟信号clk。
所述第一时钟信号clk为高电平时，各所述第一传输管导通，所述第二传输管截止；所述第一时钟信号clk为低电平时，各所述第一传输管截止，所述第二传输管导通。
各所述第一传输门3由一个pmos管和一个nmos管并联而成，所述第一传输门3的pmos管和nmos管源极连接在一起以及所述第一传输门3的pmos管和nmos管漏极连接在一起，所述第一传输门3的nmos管的栅极为第一时钟端，所述第一传输门3的pmos管的栅极为第二时钟端。
所述第二传输门3a的结构和所述第一传输门3的结构相同。图1中，4个第一传输门3分别还用tg1、tg2、tg3和tg4标出，第二传输门3a用tg5标出，共包括5个结构相同的传输门。
包括一反相器4，所述反相器4的输入端连接所述第一时钟信号clk，所述反相器4的输出端输出所述第二时钟信号clkb。
本发明第一实施例电路基本功能为：
1.穿通模式：当第一时钟信号clk为高电平时，第二时钟信号clkb为低电平。数据输入信号从输入端即节点d传入,通过4个第一传输门3即tg1至tg4，到达存储单元1内的三个存储节点即s2、s4和s6和数据输出信号的输出端即节点q。
2.锁存模式：当第一时钟信号clk为高电平时，第二时钟信号clkb为低电平。传输门tg1-tg4关闭，第二传输门3a即tg5打开，数据从存储单元1中传出，经过由各所述输出端穆勒单元2以及传输门tg5到达输出端q。
如图3a至图3d是本发明第一实施例电路施加干扰信号后的波形图，本发明第一实施例电路的抗单粒子功能描述如下：
当第一时钟信号clk为高电平时，第二时钟信号clkb为低电平，此时电路处于穿通模式，当单粒子打在电路上产生软错误时，错误信号不会被储存下来，因为输入端d不断有数据传入，错误很快就被刷新，不会被锁存下来。
那么考虑当第一时钟信号clk为低电平时，第二时钟信号clkb为高电平，电路处于锁存模式下的情况。
情况1：一位节点翻转。图3a对应的仿真波形将该情况仿真出来，可以看到当软错误分别发生在存储单元1中的节点s1,s2时，存储数据不会发生翻转，对输出节点q的数据不会造成影响。图3a中，曲线clk表示第一时钟信号clk的曲线，横坐标为时间(time)，单位为ns；纵坐标为电压(vo1tage)，单位为v；曲线d为输入数据信号d的曲线；曲线s1为节点s1的曲线，曲线s2为节点s2的曲线，曲线m为节点m的曲线，曲线q为输出数据信号节点q的曲线。单粒子翻转(seu)对应的干扰脉冲在图3a中用seu标出。
情况2：两位翻转，其中一个翻转错误发生在存储单元2内，另一个翻转错误发生在存储单元1外。仿真波形图3a中模拟了两种情况，节点对为<s1,m>,<s2,q>,可以看到错误没有被锁存下来，被存储单元1中的数据刷新了，输出保持正确逻辑状态。
情况3：两位翻转，两个翻转错误均发生在存储单元1中。可以把存储单元1中的节点s1-s6分成15对，其中由他们的结构特点又可以归纳为6类，分别为：
(1)<s1,s2>,<s3,s4>,<s5,s6>；
(2)<s2,s3>,<s4,s5>,<s6,s1>；
(3)<s1,s3>,<s3,s5>,<s5,s1>；
(4)<s2,s4>,<s4,s6>,<s6,s2>；
(5)<s1,s4>,<s3,s6>；
(6)<s2,s5>。
图3b对应的仿真波形中包含了(1)，(2)两种情况。图3b中，曲线s3为节点s3的曲线。
图3c对应的仿真波形中包含了(3)，(5)两种情况。图3c中省略了曲线clk和曲线d，图3c中的曲线clk和曲线d和图3a的相同，曲线s5为节点s5的曲线，曲线s6为节点s6的曲线。
图3d对应的仿真波形中包含了(4)，(6)两种情况。图3d中省略了曲线clk和曲线d，图3d中的曲线clk和曲线d和图3a的相同，曲线s4为节点s4的曲线。
可以看到，在上述翻转中，输出都没有发生错误，保持正确逻辑状态。
本发明第二实施例抗两位节点翻转的锁存器：
如图2所示，是本发明第二实施例抗两位节点翻转的锁存器的电路图；本发明第二实施例和本发明第一实施例的区别之处为，本发明第二实施例抗两位节点翻转的锁存器中还具有如下特征：
各所述第二穆勒单元12的电源电压和输出端之间还串联有一个由pmos管组成的第一开关管以及各所述第二穆勒单元12的地和输出端之间还串联有一个由nmos管组成的第二开关管，所述第一开关管的栅极连接第一时钟信号clk，所述第二开关管的栅极连接第二时钟信号clkb。
图2中，第一个所述第二穆勒单元12的第一开关管为pmos管p22，第二开关管为nmos管n21。
第二个所述第二穆勒单元12的第一开关管为pmos管p42，第二开关管为nmos管n41。
第三个所述第二穆勒单元12的第一开关管为pmos管p62，第二开关管为nmos管n61。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。