数据控制电路的制作方法

本发明涉及一种电子电路，尤其涉及一种可减少开关噪声的数据控制电路。

背景技术：

在许多数据传输应用上，为了控制电路中数据信息的传递，会外加开关元件或开关电路于传输路径之间。然而，耦接开关电路的前级电路会因为开关电路本身产生的噪声，造成前级电路受到干扰使前级电路的数据无法被正确的处理。因此，数据控制电路如何有效消除或抑制开关上的噪声，使此噪声不至于影响信号的正确传递成为一项值得讨论的课题。

技术实现要素：

本发明提供一种数据控制电路，用以降低从开关电路窜流至输出级电路(前级电路)的噪声，以避免干扰前级电路的运作。

本发明实施例提供一种数据控电路，包括输出级电路、开关电路以及阻抗模块。输出级电路配置在第一导电型基底中并输出数据信号。所述输出级电路包括第一反相电路。第一反相电路的输入端耦接至输出级电路的输入端。第一反相电路的输出端耦接至输出级电路的输出端。第一反相电路包括第一n型晶体管以及第一p型晶体管。第一n型晶体管的源极端耦接接地电压。第一n型晶体管的漏极端耦接至输出级电路的输出端。第一n型晶体管的栅极端耦接至输出级电路的输入端。第一p型晶体管的栅极端耦接至第一n型晶体管的栅极端。第一p型晶体管的漏极端耦接至第一n型晶体管的漏极端。第一p型晶体管的源极端耦接至系统电压。开关电路配置在第一导电型基底中。开关电路的输入端耦接至输出级电路的输出端，而开关电路的输出端耦接至后级电路，其中，开关电路依据控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。开关电路包括第二n型晶体管以及第二p型晶体管。第二n型晶体管的源极端耦接至开关电路的输出端。第二n型晶体管的漏极端耦接至开关电路的输入端。第二n型晶体管的栅极端受控于该控制信号。第二p型晶体管的源极端耦接至开关电路的输入端。第二p型晶体管的漏极端耦接至开关电路的输出端。阻抗模块配置在输出级电路中。阻抗模块包括第二导电型的阻抗晶体管，该第一导电型与该第二导电型其中一者为n型另一者为p型。阻抗晶体管耦接于所配置的输出级电路中的第二导电型晶体管与特定电压之间。阻抗晶体管的栅极端耦接至固定电压。

本发明实施例提供一种数据控电路，包括输出级电路、开关电路以及阻抗模块。输出级电路配置在第一导电型基底中并输出数据信号。输出级电路包括第一反相电路。第一反相电路的输入端耦接至输出级电路的输入端。第一反相电路的输出端耦接至输出级电路的输出端。第一反相电路包括第一n型晶体管以及第一p型晶体管。第一n型晶体管的源极端耦接接地电压。第一n型晶体管的漏极端耦接至输出级电路的输出端。第一n型晶体管的栅极端耦接至输出级电路的输入端。第一p型晶体管的栅极端耦接至第一n型晶体管的栅极端。第一p型晶体管的漏极端耦接至第一n型晶体管的漏极端。第一p型晶体管的源极端耦接至系统电压。开关电路配置在第一导电型基底中。开关电路的输入端耦接至输出级电路的输出端。开关电路的输出端耦接至后级电路。开关电路依据控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。开关电路包括第二n型晶体管以及第二p型晶体管。第二n型晶体管的源极端耦接至开关电路的输出端。第二n型晶体管的漏极端耦接至开关电路的输入端。第二n型晶体管的栅极端受控于控制信号。第二p型晶体管的源极端耦接至开关电路的输入端。第二p型晶体管的漏极端耦接至开关电路的输出端。阻抗模块配置在输出级电路中。阻抗模块包括第二导电型的阻抗晶体管，第一导电型与第二导电型其中一者为n型另一者为p型。阻抗晶体管耦接于所配置的输出级电路中的第二导电型晶体管与该输出级电路的输出端之间。阻抗晶体管的栅极端耦接至固定电压。

本发明实施例提供一种数据控电路，包括输出级电路、开关电路以及阻抗模块。输出级电路配置在第一导电型基底中并输出数据信号。输出级电路包括第一反相电路。第一反相电路的输入端耦接至输出级电路的输入端。第一反相电路的输出端耦接至输出级电路的输出端。第一反相电路包括第一n型晶体管以及第一p型晶体管。第一n型晶体管的源极端耦接接地电压。第一n型晶体管的漏极端耦接至输出级电路的输出端。第一n型晶体管的栅极端耦接至输出级电路的输入端。第一p型晶体管的栅极端耦接至第一n型晶体管的栅极端。第一p型晶体管的漏极端耦接至第一n型晶体管的漏极端。第一p型晶体管的源极端耦接至系统电压。开关电路配置在第一导电型基底中。开关电路的输入端耦接至输出级电路的输出端。开关电路的输出端耦接至后级电路。开关电路依据控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。开关电路包括第二n型晶体管以及第二p型晶体管。第二n型晶体管的源极端耦接至开关电路的输出端。第二n型晶体管的漏极端耦接至开关电路的输入端。第二n型晶体管的栅极端受控于控制信号。第二p型晶体管的源极端耦接至开关电路的输入端。第二p型晶体管的漏极端耦接至开关电路的输出端。阻抗模块配置在输出级电路的输出端与开关电路的输入端之间。阻抗模块包括第二导电型的阻抗晶体管，该第一导电型与该第二导电型其中一者为n型另一者为p型。阻抗晶体管的栅极端耦接至固定电压。

本发明实施例提供一种数据控电路，包括输出级电路、开关电路以及阻抗模块。输出级电路配置在第一导电型基底中并输出数据信号。输出级电路包括第一反相电路。第一反相电路的输入端耦接至输出级电路的输入端。第一反相电路的输出端耦接至输出级电路的输出端。第一反相电路包括第一n型晶体管以及第一p型晶体管。第一n型晶体管的源极端耦接接地电压。第一n型晶体管的漏极端耦接至输出级电路的输出端。第一n型晶体管的栅极端耦接至输出级电路的输入端。第一p型晶体管的栅极端耦接至第一n型晶体管的栅极端。第一p型晶体管的漏极端耦接至第一n型晶体管的漏极端。第一p型晶体管的源极端耦接至系统电压。开关电路配置在第一导电型基底中。开关电路的输入端耦接至输出级电路的输出端。开关电路的输出端耦接至后级电路。开关电路依据控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。开关电路包括第二n型晶体管以及第二p型晶体管。第二n型晶体管的源极端耦接至开关电路的输出端。第二n型晶体管的漏极端耦接至开关电路的输入端。第二n型晶体管的栅极端受控于控制信号。第二p型晶体管的源极端耦接至开关电路的输入端。第二p型晶体管的漏极端耦接至开关电路的输出端。阻抗模块配置在开关电路中。阻抗模块包括第二导电型的阻抗晶体管，第一导电型与第二导电型其中一者为n型另一者为p型。阻抗晶体管耦接于所配置的开关电路中的第二导电型晶体管与开关电路的该输入端之间。阻抗晶体管的栅极端耦接至固定电压。

本发明提供一种实施例中，上述第一导电型基底是n型基底，以及阻抗晶体管与第二导电型晶体管是p型晶体管，该特定电压是系统电压。

本发明提供一种实施例中，上述第一导电型基底是p型基底，以及阻抗晶体管与第二导电型晶体管是n型晶体管，该特定电压是接地电压。

本发明提供另一种实施例中，上述输出级电路还包括第二反相电路，第二反相电路的输入端耦接至第一反相电路的输出端，而第二反相电路的输出端耦接至第一反相电路的输入端。

本发明提供另一种实施例中，上述第二反相电路包括第三p型晶体管以及第三n型晶体管。第三p型晶体管的源极端耦接至系统电压，第三p型晶体管的栅极端耦接至第二反相电路的输入端，第三p型晶体管的漏极端耦接至第二反相电路的输出端。第三n型晶体管的漏极端耦接至第三p型晶体管的漏极端，第三n型晶体管的源极端耦接至接地电压，第三n型晶体管的栅极端耦接至第二反相电路的输入端。

本发明提供另一种实施例中，上述反相电路还包括第四n型晶体管以及第四n型晶体管。第四p型晶体管的源极端耦接至第三p型晶体管的漏极端，第四p型晶体管的漏极端耦接至第二反相电路的输出端，第四p型晶体管的栅极端受控于脉冲信号。第四n型晶体管的漏极端耦接至第四p型晶体管的漏极端，第四n型晶体管的栅极端受控于脉冲信号的反相信号。第四n型晶体管的源极端耦接至第三n型晶体管的漏极端。

基于上述，本发明通过在噪声的窜流路径上外加阻抗模块，以有效减少数据控制电路中开关电路所产生的噪声干扰。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明实施例的数据控制电路方块示意图；

图2示出本发明第一实施例的数据控制电路示意图；

图3示出本发明第二实施例的数据控制电路示意图；

图4示出本发明第三实施例的数据控制电路示意图；

图5示出本发明第四实施例的数据控制电路示意图；

图6示出本发明第五实施例的数据控制电路示意图；

图7示出本发明第六实施例的数据控制电路示意图；

图8示出本发明第七实施例的数据控制电路示意图；

图9示出本发明第八实施例的数据控制电路示意图；

图10示出本发明第九实施例的数据控制电路示意图；

图11示出本发明第十实施例的数据控制电路示意图；

图12示出本发明第十一实施例的数据控制电路示意图；

图13示出本发明第十二实施例的数据控制电路示意图；

图14示出本发明第十三实施例的数据控制电路示意图；

图15示出本发明第十四实施例的数据控制电路示意图；

图16示出本发明第十五实施例的数据控制电路示意图。

附图标记说明：

vdd：系统电压；

vss：接地电压；

clk：脉冲信号；

反相脉冲信号；

v3、v4：控制信号；

n1、n2、n3：n型晶体管；

p1、p2、p3：p型晶体管；

10：后级电路；

60：输出级电路；

80：开关电路；

100：数据控制电路；

110：阻抗模块；

200：数据控制电路。

具体实施方式

图1示出本发明实施例的数据控制电路方块示意图。请参照图1，数据控制电路100包括输出级电路60以及开关电路80。输出级电路60的输出端耦接至开关电路80的输入端，以输出数据信号。开关电路80的输出端耦接至后级电路10。其中，在不同的实施例中，输出级电路60可能包括反相电路、锁存器、缓冲器或其他信号输出电路。开关电路80依据控制信号的控制而决定是否将输出级电路60的数据信号传送至后级电路10。

在本实施例中，数据控制电路100还包括阻抗模块(未示出于图1，容后详述)。阻抗模块配置在输出级电路60中，或配置在输出级电路60与开关电路80之间，或配置在开关电路80中。通过在噪声的窜流路径上配置阻抗模块，因此阻抗模块可有效降低从开关电路80窜流至该输出级电路60的噪声。其中，阻抗模块可以是一或多个电阻、n型晶体管(或称n通道晶体管)、p型晶体管(或称p通道晶体管)、或其组合、或是其他提供阻抗的电路。

图2示出本发明第一实施例的数据控制电路示意图。请同时参照图1与图2，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。在本实施例中输出级电路60配置在第一导电型基底中并输出数据信号。输出级电路60包括第一反相电路。该第一反相电路的输入端耦接至输出级电路60的输入端，而该第一反相电路的输出端耦接至输出级电路60的输出端。在不同的实施例中，所述第一反相电路可以任何方式实现。例如，所述第一反相电路包括第一导电型晶体管以及第二导电型晶体管。当所述第一导电型基底是n型基底时，所述第一导电型晶体管可以是n型晶体管n1，以及所述第二导电型晶体管可以是p型晶体管p1。当所述第一导电型基底是p型基底时，所述第一导电型晶体管可以是p型晶体管p1，以及所述第二导电型晶体管可以是n型晶体管n1。如图2所示，n型晶体管n1的源极端通过阻抗模块110耦接至接地电压vss，n型晶体管n1的漏极端耦接至p型晶体管p1的漏极端，n型晶体管n1的栅极端耦接至p型晶体管p1的栅极端。p型晶体管p1的栅极端耦接至输出级电路60的输入端，p型晶体管p1的漏极端耦接至输出级电路60的输出端，而p型晶体管p1的源极端耦接至系统电压vdd。

开关电路80配置在所述第一导电型基底中。开关电路80包括第一导电型晶体管以及第二导电型晶体管。当所述第一导电型基底是n型基底时，所述第一导电型晶体管可以是n型晶体管n2，以及所述第二导电型晶体管可以是p型晶体管p2。当所述第一导电型基底是p型基底时，所述第一导电型晶体管可以是p型晶体管p2，以及所述第二导电型晶体管可以是n型晶体管n2。如图2所示，n型晶体管n2的源极端耦接至开关电路80的输出端，n型晶体管n2的漏极端耦接至开关电路80的输入端，n型晶体管n2的栅极端受控于控制信号v4。p型晶体管p2的源极端耦接至开关电路80的输入端，p型晶体管p2的漏极端耦接至开关电路80的输出端，p型晶体管p2的栅极端受控于控制信号v3，其中控制信号v3与控制信号v4互为反相信号。

阻抗模块110配置在所述第一导电型基底中，阻抗模块包括第二导电型的阻抗晶体管。当所述第一导电型基底是n型基底时，所述阻抗晶体管可以是p型晶体管。当所述第一导电型基底是p型基底时，所述阻抗晶体管可以是n型晶体管。在本实施例中，数据控制电路100是配置在集成电路的p型基底(substrate)中。由于n型晶体管n2是配置在p型基底中，因此开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极(bulk)、n型晶体管n1的源极而窜流至接地电压vss。因此，所有耦接接地电压vss的电路均会被开关电路80的噪声所干扰。在本实施例中，由于阻抗模块110的n型晶体管(阻抗晶体管)配置于n型晶体管n1的源极端与接地电压vss之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。其中，阻抗模块110的此n型晶体管(阻抗晶体管)的漏极端耦接至n型晶体管n1的源极端，而此n型晶体管(阻抗晶体管)的源极端耦接至接地电压vss，此n型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，进而达到降低噪声能量的效果。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

然而，图1所示数据控制电路100的实现方式不应受限于图2所示实施例。例如，图3示出本发明第二实施例的数据控制电路示意图。请同时参照图1与图3，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图3所示实施例可以参照图2的相关说明而类推之。不同于图2所示实施例之处，在于图3所示实施例将阻抗模块110配置在p型晶体管p1的源极端与系统电压vdd之间。

在本实施例中，数据控制电路100是配置在集成电路的n型基底中。由于p型晶体管p2是配置在n型基底中，因此开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。因此，所有耦接系统电压vdd的电路均会被开关电路80的噪声所干扰。由于阻抗模块110的p型晶体管(阻抗晶体管)配置在p型晶体管p1的源极端与系统电压vdd之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。其中，阻抗模块110的此p型晶体管(阻抗晶体管)的漏极端耦接至p型晶体管p1的源极端，而此p型晶体管(阻抗晶体管)的源极端耦接至系统电压vdd，此p型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，以使此p型晶体管提供所需的阻抗。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

图4示出本发明第三实施例的数据控制电路示意图。请同时参照图1与图4，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图4所示实施例可以参照图2的相关说明而类推之。不同于图2所示实施例之处，在于图4所示实施例将阻抗模块110配置在n型晶体管n1的漏极端与输出级电路60的输出端之间。

在本实施例中，数据控制电路100是配置在集成电路的p型基底中。由于n型晶体管n2是配置在p型基底中，因此开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的n型晶体管(阻抗晶体管)配置于n型晶体管n1(输出级电路60中的第二导电型晶体管)的漏极端与输出级电路60的输出端之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。其中，阻抗模块110的n型晶体管(阻抗晶体管)的漏极端耦接至p型晶体管p1的漏极端，而此n型晶体管(阻抗晶体管)的源极端耦接至n型晶体管n1的漏极端，n型晶体管n1的源极端耦接至接地电压vss。阻抗模块110的此n型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，进而达到降低噪声能量的效果。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

图5示出本发明第四实施例的数据控制电路示意图。请同时参照图1与图5，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图5所示实施例可以参照图3的相关说明而类推之。不同于图3所示实施例之处，在于图5所示实施例将阻抗模块110配置在p型晶体管p1的漏极端与输出级电路60的输出端之间。

在本实施例中，数据控制电路100是配置在集成电路的n型基底中。由于p型晶体管p2是配置在n型基底中，因此开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。由于阻抗模块110的p型晶体管(阻抗晶体管)配置在p型晶体管p1(输出级电路60中的第二导电型晶体管)的漏极端与输出级电路60的输出端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。其中，阻抗模块110的p型晶体管(阻抗晶体管)的漏极端耦接至n型晶体管n1的漏极端，而此p型晶体管(阻抗晶体管)的源极端耦接至p型晶体管p1的漏极端，p型晶体管p1的源极端耦接至系统电压vdd。阻抗模块110的此p型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，以使此p型晶体管提供所需的阻抗。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

图6示出本发明第五实施例的数据控制电路示意图。请同时参照图1与图6，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图6所示实施例可以参照图2至图5的相关说明而类推之。不同于图2至图5所示实施例之处，在于图6所示实施例将阻抗模块110耦接于输出级电路60的输出端与开关电路80的输入端之间的传输路径上。

在一些实施例中，开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。在另一些实施例中，开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的阻抗晶体管配置在输出级电路60的输出端与开关电路80的输入端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量与窜流至接地电压vss的噪声能量可以大幅减少。当所述数据控制电路100配置在n型基底时，所述阻抗晶体管可以是p型晶体管。当所述数据控制电路100配置在p型基底时，所述阻抗晶体管可以是n型晶体管。阻抗模块110的阻抗晶体管的栅极端则可耦接固定电压，以使此阻抗晶体管提供所需的阻抗。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

图7示出本发明第六实施例的数据控制电路示意图。请同时参照图1与图7，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图7所示实施例可以参照图2的相关说明而类推之。不同于图2所示实施例之处，在于图7所示实施例将阻抗模块110耦接于开关电路80的输入端与n型晶体管n2的漏极端之间。

在本实施例中，数据控制电路100是配置在集成电路的p型基底中。由于n型晶体管n2是配置在p型基底中，因此开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的n型晶体管(阻抗晶体管)配置在开关电路80的输入端与n型晶体管n2(开关电路80中的第二导电型晶体管)的漏极端之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。其中，阻抗模块110的n型晶体管(阻抗晶体管)的漏极端耦接至开关电路80的输入端，而此n型晶体管(阻抗晶体管)的源极端耦接至n型晶体管n2的漏极端。阻抗模块110的此n型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，以使此n型晶体管提供所需的阻抗。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

图8示出本发明第七实施例的数据控制电路示意图。请同时参照图1与图7，数据控制电路100包括输出级电路60、开关电路80以及阻抗模块110。图8所示实施例可以参照图3的相关说明而类推之。不同于图3所示实施例之处，在于图8所示实施例将阻抗模块110耦接于开关电路80的输入端与p型晶体管p2的源极端之间。

在本实施例中，数据控制电路100是配置在集成电路的n型基底中。由于p型晶体管p2是配置在n型基底中，因此开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。由于阻抗模块110的p型晶体管(阻抗晶体管)配置于开关电路80的输入端与p型晶体管p2(开关电路80中的第二导电型晶体管)的源极端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。其中，阻抗模块110的p型晶体管(阻抗晶体管)的漏极端耦接至开关电路80的输入端，而此p型晶体管(阻抗晶体管)的源极端耦接至p型晶体管p2的源极端。阻抗模块110的此p型晶体管(阻抗晶体管)的栅极端则可耦接固定电压，以使此p型晶体管提供所需的阻抗。因此，数据控制电路100可以有效减少开关电路80所产生的噪声干扰。

然而，图1所示输出级电路60的实现方式不应受限于图2至图8所示实施例。例如，图9示出本发明第八实施例的数据控制电路示意图。请同时参照图1与图9，图9所示数据控制电路200可以参照图1至图8所示数据控制电路100的相关说明而类推之。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。其中，不同于图2所示实施例之处，在于图9所示实施例中的输出级电路60包括第一反相电路与第二反相电路。该第一反相电路的输入端耦接至输出级电路60的输入端，而该第一反相电路的输出端耦接至输出级电路60的输出端。该第二反相电路的输入端耦接至该第一反相电路的输出端，而该第二反相电路的输出端耦接至该第一反相电路的输入端。在不同的实施例中，所述第一反相电路与第二反相电路可以任何方式实现。例如，所述第一反相电路包括n型晶体管n1以及p型晶体管p1，而所述第二反相电路包括n型晶体管n3以及p型晶体管p3。

如图9所示，n型晶体管n1的源极端通过阻抗模块110耦接至接地电压vss，n型晶体管n1的漏极端与p型晶体管p1的漏极端共同耦接至输出级电路60的输出端，n型晶体管n1的栅极端与p型晶体管p1的栅极端共同耦接至输出级电路60的输入端，而p型晶体管p1的源极端耦接至系统电压vdd。此外，p型晶体管p3的源极端耦接至系统电压vdd，n型晶体管n3的漏极端与p型晶体管p3的漏极端共同耦接至输出级电路60的输入端，n型晶体管n3的栅极端与p型晶体管p3的栅极端共同耦接至输出级电路60的输出端，n型晶体管n3的源极端耦接至接地电压vss。

在本实施例中，数据控制电路200是配置在集成电路的p型基底中。开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极(bulk)、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的n型晶体管(阻抗晶体管)配置于n型晶体管n1的源极端与接地电压vss之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图10示出本发明第九实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图10所示实施例可以参照图3与图9的相关说明而类推之。不同于图9所示实施例之处，在于图10所示实施例将阻抗模块110配置至p型晶体管p1的源极端与系统电压vdd之间。

在本实施例中，数据控制电路200是配置在集成电路的n型基底中。开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。由于阻抗模块110的p型晶体管(阻抗晶体管)配置于p型晶体管p1的源极端与系统电压vdd之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图11示出本发明第十实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图11所示实施例可以参照图4与图9的相关说明而类推之。不同于图9所示实施例之处，在于图11所示实施例将阻抗模块110配置至n型晶体管n1的漏极端与输出级电路60的输出端之间。

在本实施例中，数据控制电路200是配置在集成电路的p型基底中。开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的n型晶体管(阻抗晶体管)配置于n型晶体管n1的漏极端与输出级电路60的输出端之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图12示出本发明第十一实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图12所示实施例可以参照图5与图10的相关说明而类推之。不同于图10所示实施例之处，在于图12所示实施例将阻抗模块110配置至p型晶体管p1的漏极端与输出级电路60的输出端之间。

在本实施例中，数据控制电路200是配置在集成电路的n型基底中。开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。由于阻抗模块110的p型晶体管(阻抗晶体管)配置于p型晶体管p1的漏极端与输出级电路60的输出端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图13示出本发明第十二实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图13所示实施例可以参照图6图9至图12的相关说明而类推之。不同于图9至图12所示实施例之处，在于图13所示实施例将阻抗模块110配置至输出级电路60的输出端与开关电路80的输入端之间的传输路径上。

在一些实施例中，开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。在另一些实施例中，开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的阻抗晶体管配置于输出级电路60的输出端与开关电路80的输入端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量与窜流至接地电压vss的噪声能量可以大幅减少。当所述数据控制电路200配置在n型基底时，所述阻抗晶体管可以是p型晶体管。当所述数据控制电路200配置在p型基底时，所述阻抗晶体管可以是n型晶体管。阻抗模块110的阻抗晶体管的栅极端则可耦接固定电压，以使此阻抗晶体管提供所需的阻抗。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图14示出本发明第十三实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图14所示实施例可以参照图7与图9的相关说明而类推之。不同于图9所示实施例之处，在于图14所示实施例将阻抗模块110配置至n型晶体管n2的漏极端与开关电路80的输入端之间。

在本实施例中，数据控制电路200是配置在集成电路的p型基底中。开关噪声(或基底噪声)会通过n型晶体管n2的漏极、n型晶体管n1的漏极、n型晶体管n1的基极、n型晶体管n1的源极而窜流至接地电压vss。由于阻抗模块110的n型晶体管(阻抗晶体管)配置于开关电路80的输入端与n型晶体管n2的漏极端之间，也就是配置在噪声的窜流路径上，使得窜流至接地电压vss的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

图15示出本发明第十四实施例的数据控制电路示意图。数据控制电路200包括输出级电路60、开关电路80以及阻抗模块110。图15所示实施例可以参照图8与图10的相关说明而类推之。不同于图10所示实施例之处，在于图15所示实施例将阻抗模块110配置至p型晶体管p2的源极端与开关电路80的输入端之间。

在本实施例中，数据控制电路200是配置在集成电路的n型基底中。开关噪声(或基底噪声)会通过p型晶体管p2的源极、p型晶体管p1的漏极、p型晶体管p1的基极、p型晶体管p1的源极而窜流至系统电压vdd。由于阻抗模块110的p型晶体管(阻抗晶体管)配置于开关电路80的输入端与p型晶体管p2的源极端之间，也就是配置在噪声的窜流路径上，使得窜流至系统电压vdd的噪声能量可以大幅减少。因此，数据控制电路200可以有效减少开关电路80所产生的噪声干扰。

除了上述第八实施例至第十四实施例中的数据控制电路200中所示输出级电路60的实现方式之外，在其他实施例中，输出级电路60也可外加n型晶体管n3及p型晶体管p4，并通过脉冲信号clk与反相脉冲信号来控制。

例如，图16示出本发明第十五实施例的数据控制电路示意图。请参照图16，数据控制电路200包括输出级电路60、开关电路80。图16所示实施例可以参照图9至图15的相关说明而类推之。不同于图9至图15所示实施例之处，在于图16所示实施例的输出级电路60尚包括n型晶体管n4以及p型晶体管p4。如图16所示，p型晶体管p3的源极端耦接至系统电压vdd，p型晶体管p3的漏极端耦接至p型晶体管p4的源极端。p型晶体管p4的漏极端与n型晶体管n4的漏极端共同耦接至输出级电路60的输入端。n型晶体管n3的栅极端与p型晶体管p3的栅极端共同耦接至输出级电路60的输出端。n型晶体管n4的栅极端与p型晶体管p4的栅极端分别耦接至脉冲信号clk及反相脉冲信号n型晶体管n4的源极端耦接至n型晶体管n3的漏极端，n型晶体管n3的源极端耦接至接地电压vss。

值得注意的是，图16所示的数据控制电路200也可参照上述第八实施例至第十四实施例中关于阻抗模块110的相关说明而类推之，故不再赘述。通过阻抗模块(未示出于图16)配置在输出级电路60中，或配置在输出级电路60与开关电路80之间，或配置在开关电路80中，阻抗模块可有效降低从开关电路80窜流至该输出级电路60的噪声。

综上所述，本发明通过外加阻抗模块于数据控制电路中噪声耦合的传输路径上，例如：输出级电路中、开关电路中或输出级电路与开关电路之间，能有效降低后级开关电路所产生的噪声，以避免前级电路受噪声干扰，进而产生错误的动作。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。