一种音频功率放大器的制作方法

本发明涉及集成电路技术领域，具体涉及一种音频功率放大器。

背景技术：

随着集成电路技术的发展，音频功率放大器在fm模式中越开越倾向于使用集成电路中的ab类音频功率放大器。ab类音频功率放大器有诸多的优点，除了设计结构简单外围元器件少其最主要的优点是抗干扰能力强，在使用过程中没有emi干扰问题，音频经过放大后音质不会失真。也正因为ab类音频功率放大器有如此显著的优越性，其在市场上有着不可替代的作用。

但是，随着科学技术的发展和进步，现有技术对芯片的成本、面积和功能要求越来越高，传统的ab类音频功率放大器也因此面临着面积过大可能会被淘汰的危险。

技术实现要素：

有鉴于此，本发明实施例提供一种音频功率放大器，解决了传统ab类音频功率放大器面积过大，制造成本过高的问题。

为实现上述目的，本发明实施例提供如下技术方案：

一种音频功率放大器包括：输入级电路、偏置电路、放大级电路、缓冲级电路以及输出级电路；其中，输出级电路设置为双nmos管架构，缓冲级电路设置为pn架构。

基于上述本发明实施例提供的技术方案，本发明可以实现以下有益效果：因为在相同的通电电阻和电源电压条件下，pmos管的面积比nmos管的面积大，而在相同的输出功率条件下，pmos管的面积约为nmos管面积的两倍左右。本发明公开的音频功率放大器中，把传统音频功率放大器的pn管结构的输出级改为双n管结构的输出级。所以，改进后的音频功率放大器具有面积更小，使用成本更低的优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明一个实施例中音频功率放大器的电路结构示意图；

图2为本发明另一个实施例中音频功率放大器的电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

本发明为一种音频功率放大器，该音频放大器具体为ab类音频功率放大器。该音频功率放大器通过对其构成的元器件的改进，改进后的音频功率放大器具有面积小，制造成本低的优点。

下面针对改进后的音频功率放大器具有面积小，制造成本低的电路结构示意图来描述本发明的具体实现。

针对全差分电路的音频功率放大器来说明本发明的具体实现：具体的，所述音频功率放大器包括:输入级电路、偏置电路、放大级电路、缓冲级电路、输出级电路以及共模反馈电路，其中，所述输入级电路用于将差分输入电压信号转化成电流信号；所述放大级电路用于对所述输入级电路输出的信号进行放大，输出给所述输出级电路；所述缓冲级电路用于对所述放大级电路输出的放大信号进行再次放大，输出给所述输出级电路；并且，所述缓冲级电路设置为pn架构；所述输出级电路用于输出差分放大信号，且设置为双nmos管架构，以保证音频功率放大器的较小面积要求；所述偏置电路用于为所述放大级电路提供偏置；所述共模反馈电路用于检测所述输出级电路的输出端的共模电压。所述缓冲级电路包括构成密勒补偿结构的部件，以用来保证功率放大器的稳定性要求。

需要说明的是，在下面个实施例的各晶体管中，其有箭头的一端为源极，没有箭头的一端为漏极，实施例中的第一端为漏极，第二端为源极。

如图1所示，本实施例公开的音频功率放大器中，所述输入级电路包括：均设置为pmos管的第一晶体管m1、第二晶体管m2、第三十四晶体管m34和第三十五晶体管m35；其中，第一晶体管m1的控制端与第一输入电源的负端vin-相连，第二端与第三十五晶体管m35的第一端相连，第一端作为输入级电路的第一输出端，衬底与其第二端相连；第二晶体管m2的控制端与第一输入电源的正端vin+相连，第二端与第三十五晶体管m35的第一端相连，第一端作为输入级电路的第二输出端，衬底与其第二端相连；第三十四晶体管m34的控制端与第五输入电源ve相连，第二端与调整电源vreg相连，第一端与第三十五晶体管m35的第二端相连，衬底接调整电源vreg；第三十五晶体管m35的控制端与第六输入电源vf相连，第一端与第一晶体管m1的第二端相连，衬底接调整电源vreg。

在输入级电路中，第五输入电源ve为第三十四晶体管m34提供偏置电压，第六输入电源vf为第三十五晶体管m35提供偏置电压。第三十四晶体管m34和第三十五晶体管m35导通，为第一晶体管m1和第二晶体管m2提供电流偏置。

所述偏置电路包括：第一偏置电路和第二偏置电路；其中，第一偏置电路包括设置为nmos管的第三十晶体管m30至第三十三晶体管m33、设置为pmos管第三十六晶体管m36至第三十九晶体管m39；第三十八晶体管m38的控制端作为偏置电路的第一输出端口；第二端与调整电源vreg相连，第一端与第三十六晶体管m36的第二端相连，衬底连接调整电源vreg；第三十九晶体管m39的控制端作为偏置电路的第二输出端口；第二端与调整电源vreg相连，第一端与第三十七晶体管m37的第二端相连，衬底悬空；第三十六晶体管m36的控制端与第六输入电源vf相连，第一端分别与所述第三十晶体管m30的第一端和所述第三十八晶体管m38的控制端相连，衬底连接调整电源vreg；第三十七晶体管m37的控制端与第六输入电源vf相连，第一端分别与所述第三十一晶体管m31的第一端和所述第三十九晶体管m39的控制端相连，衬底连接调整电源vreg；第三十晶体管m30的控制端连接第四输入电源vd，第二端连接第三十二晶体管m32的第一端，衬底接地gnd；第三十一晶体管m31的控制端连接第四输入电源vd，第二端连接第三十三晶体管m33的第一端，衬底接地gnd；第三十二晶体管m32的控制端连接共模反馈电路的负输出端；第二端接地gnd，衬底接地gnd；第三十三晶体管m33的控制端连接共模反馈电路的负输出端；第二端接地gnd，衬底接地gnd。

所述第二偏置电路包括设置为pmos管的第二十二晶体管m22和第二十三晶体管m23，以及设置为nmos管的第二十四晶体管m24和第二十五晶体管m25；第二十二晶体管m22的控制端与其第一端相连，第二端与调整电源vreg相连，第一端与第二十三晶体管m23的第二端相连，衬底与调整电源vreg相连；第二十三晶体管m23的控制端与其第一端相连，第一端与第一电流源i1相连，第一电流源i1接地gnd，衬底与其第二端相连；第二十三晶体管m23的第一端作为偏置电路的第三输出端口；第二十四晶体管m24的控制端与其第一端相连，第二端与第二十五晶体管m25第一端相连，第一端与第二电流源i2相连，第二电流源i2与调整电源vreg相连，衬底接地gnd；第二十五晶体管m25的控制端与其第一端相连，第二端接地gnd，衬底接地gnd。

在偏置电路中，差分输入信号vin-和vin+的电压差转换成电流差流入到第三十二晶体管m32和第三十三晶体管m33，将电压差再通过第三十晶体管m30和第三十一晶体管m31的电流差体现在第三十八晶体管m38和第三十九晶体管m39的栅极电压差，第三十八晶体管m38和第三十九晶体管m39分别为第十六晶体管m16和第十七晶体管m17提供偏置电压。其中，第三十晶体管m30和第三十一晶体管m31、第三十二晶体管m32和第三十三晶体管m33以及第三十六晶体管m36和第三十七晶体管m37为共源共栅电流镜结构。第二十二晶体管m22和第二十三晶体管m23以及第一电流源i1用来产生第三晶体管m3和第四晶体管m4的偏置电压；第二十四晶体管m24和第二十五晶体管m25以及第二电流源i2用来产生第九晶体管m9和第十晶体管m10的偏置电压。

所述放大级电路，包括：设置为pmos管的第三晶体管m3、第四晶体管m4、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18和第十九晶体管m19；以及设置为nmos管的第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13和第十四晶体管m14；其中：第十六晶体管m16的控制端与偏置电路的第一输出端口相连，第二端与调整电源vreg相连，第一端与第十八晶体管m18的第二端相连，衬底接调整电源vreg；第十七晶体管m17的控制端与偏置电路的第二输出端口相连，第二端与调整电源vreg相连，第一端与第十九晶体管m19的第二端相连，衬底接调整电源vreg；第十八晶体管m18的控制端与第三输入电源vc相连，第一端与第三晶体管m3的第二端相连，衬底接调整电源vreg；第十八晶体管m18的第一端作为放大级电路的第二输出端口；第十九晶体管m19的控制端与第三输入电源vc相连，第一端与第四晶体管m4的第二端相连，衬底接调整电源vreg；第十九晶体管m19的第一端作为放大级电路的第一输出端口；放大级电路的第一输出端口和输出级电路的负输出端间连接有第五容阻支路，第五容阻支路包括串联的第五电阻r5和第五电容c5；第三晶体管m3的控制端与偏置电路的第三输出端口相连，第一端与第十一晶体管m11的第一端相连，衬底连接其第二端；第四晶体管m4的控制端与偏置电路的第三输出端口相连，第一端与第十二晶体管m12的第一端相连，衬底连接其第二端；第九晶体管m9的控制端与第二电流源i2相连，第二电流源i2与调整电源vreg相连，第九晶体管m9的第一端与第十八晶体管m18的第一端相连，第二端与第十一晶体管m11的第一端相连，衬底接地gnd；第九晶体管m9的第二端作为放大级电路的第四输出端口；第十晶体管m10的控制端与第二电流源i2相连，第二电流源i2与调整电源vreg相连，第一端与第十九晶体管m19的第一端相连，第二端与第十二晶体管m12的第一端相连，衬底接地gnd；第十晶体管m10的第二端作为放大级电路的第三输出端口；放大级电路的第三输出端口和输出级电路的负输出端之间连接有第六容阻支路，第六容阻支路包括串联的第六电阻r6和第六电容c6；第十一晶体管m11的控制端与第四输入电源vd相连，第二端与第十三晶体管m13的第一端相连，衬底接地gnd；第十二晶体管m12的控制端与第四输入电源vd相连，第二端与第十四晶体管m14的第一端相连，衬底接地gnd；第十三晶体管m13的控制端与共模反馈电路的正输出端相连，第二端接地gnd，衬底接地gnd；第十四晶体管m14的控制端与共模反馈电路的正输出端相连，第二端接地gnd，衬底接地gnd。

在放大级电路中，输入差分电压通过偏置电流后，差分信号反映在第十七晶体管m17和第十六晶体管m16的栅极电压变化上，通过第十六晶体管m16至第十九晶体管m19、第三晶体管m3至第十四晶体管m14组成的共源极放大电路进行信号放大，进行放大倍数为gml×[gm19r019ro17‖gm12ro12ro14]，放大后的信号输入到缓冲级电路。其中，gml、gm19和gm12分别是第一晶体管m1、第十九晶体管m19和第十二晶体管m12的跨导；r019、ro17、ro12和ro14分别是第十九晶体管m19、第十七晶体管m17、第十二晶体管m12和第十四晶体管m14的输出电阻。

所述缓冲级电路包括：设置为pmos管的第二十六晶体管m26和第二十七晶体管m27；以及设置为nmos管的第二十八晶体管m28和第二十九晶体管m29；其中：第二十六晶体管m26的控制端与放大级电路的第一输出端口相连，第二端与调整电源vreg相连，第一端与第二十八晶体管m28的第一端相连，衬底与调整电源vreg相连；第二十七晶体管m27的控制端与放大级电路的第二输出端口相连，第二端与调整电源vreg相连，第一端与第二十九晶体管m29的第一端相连，衬底与调整电源vreg相连；第二十七晶体管m27的控制端和输出级电路的正输出端之间连接有第一阻容支路，第一阻容支路包括串联的第一电阻r1和第一电容c1；第二十八晶体管m28的控制端与放大级电路的第三输出端口相连，第二端接地gnd，衬底接地gnd；第二十九晶体管m29的控制端与放大级电路的第四输出端口相连，第二端接地gnd，衬底接地gnd；第二十九晶体管m29的控制端和输出级电路的正输出端之间连接有第三阻容支路，第三阻容支路包括串联的第三电阻r3和第三电容c3；第二十六晶体管m26和第二十八晶体管m28的公共端作为缓冲级电路的第一输出端口；第二十七晶体管m27和第二十九晶体管m29的公共端作为缓冲级电路的第二输出端口；第二十八晶体管m28的控制端作为缓冲级电路的第三输出端口；第二十九晶体管m29的控制端作为缓冲级电路的第四输出端口。

在缓冲级电路中，经过放大级电路的输入信号通过缓冲级电路中第二十六晶体管m26至第二十九晶体管m29进行再次放大后，将信号输出给输出级电路。

所述输出级电路包括：均为nmos管的第四十晶体管m40、第四十一晶体管m41、第四十二晶体管m42和第四十三晶体管m43；其中，第四十晶体管m40的控制端与缓冲级电路的第一输出端口相连，第一端连接功率电源pvdd，第二端与第四十二晶体管m42的第一端相连，衬底连接其第二端；第四十一晶体管m41的控制端与缓冲级电路的第二输出端口相连，第一端连接功率电源pvdd，第二端与第四十三晶体管m43的第一端相连，衬底连接其第二端；第四十二晶体管m42的控制端与缓冲级电路的第三输出端口相连，第二端接地gnd，衬底连接其第二端；第四十三晶体管m43的控制端与缓冲级电路的第四输出端口相连，第二端接地gnd，衬底连接其第二端；第四十晶体管m40和第四十二晶体管m42的公共端作为输出级电路的负输出端；第四十一晶体管m41和第四十三晶体管m43的公共端作为输出级电路的正输出端；输出级电路的负输出端和输出级电路的正输出端之间连接有电容支路和电阻支路；电容支路包括串联的第二电容c2和第四电容c4；电阻支路包括串联的第二电阻r2和第四电阻r4。

在输出级电路中，当输入电压正端vin+大于输入电压负端vin-时，第十七晶体管m17的栅极电压减小，第十六晶体管m16的栅极电压增大，则使得第二十六晶体管m26的栅极电压增大，第二十七晶体管m27的栅极电压减小，从而使第四十晶体管m40的栅极电压减小，第四十一晶体管m41的电压增大，第四十二晶体管m42的栅极电压增大，第四十三晶体管m43的栅极电压减小，从而电流从第四十一晶体管m41通过负载流到第四十二晶体管m42。当输入电压正端vin+小于输出电压负端vin-时，同样原理，电流由第四十晶体管m40经过负载流到第四十三晶体管m43，切换导通。

所述共模反馈电路包括运算放大器，运算放大器的正输入端用于设置共模电平，负输入端分别用于采样输出级电路的正输出端电压vout+和输出级电路的负输出端电压vout-信号。

在共模反馈电路中，通过第二电阻r2和第二电容c2抽取输出级电路的正输出端电压vout+和输出级电路的负输出端电压vout-的两端信号到运算放大器amp的负输入端，运算放大器amp的正输入端则为设置的输出共模电压电平vcom。运算放大器amp的输出信号送到环路中的第三十二晶体管m32和第三十三晶体管m33以及第十三晶体管m13和第十四晶体管m14的栅极，用来形成负反馈，控制输出共模电平。

还需要说明的是，本实施例公开的音频功率放大器中，电压增益av1约为：

其中，gm1、gm18、gm11、gm26、gm28、gm40和gm42分别是晶体管m1、m18、m11、m26、m28、m40和m42的跨导。ro18、ro16、ro11、ro13、ro26、ro28、ro40和ro42分别是晶体管m18、m16、m11、m13、m26、m28、m40和m42的输出电阻。

而传统的pn输出级的音频功率放大器的电压增益av2约为：

av1＝gm1×[gm18ro18ro16||gm11ro11ro13]×(gm26+gm28)×[(ro26||ro28)]

对比可知，双n管输出级的音频功率放大器的电压增益比传统的pn级的电压增益要大。

针对双端输入单端输出的音频功率放大器来说明本发明的具体实现：

具体的，所述音频功率放大器包括:输入级电路、偏置电路、放大级电路、缓冲级电路以及输出级电路，所述输入级电路将差分输入电压信号转化成电流信号；所述放大级电路用于对所述输入级电路输出的信号进行放大，输出给所述输出级电路；所述缓冲级电路用于对所述放大级电路输出的放大信号进行再次放大，输出给所述输出级电路；并且，所述缓冲级电路设置为pn架构；所述输出级电路用于输出差分放大信号，且设置为双nmos管架构，以保证音频功率放大器的较小面积要求；所述偏置电路用于为所述放大级电路提供偏置；所述缓冲级电路包括构成密勒补偿结构的部件，以用来保证功率放大器的稳定性要求。

需要说明的是，在下面实施例的各晶体管中，其有箭头的一端为源极，没有箭头的一端为漏极，实施例中的第一端为漏极，第二端为源极。

如图2所示，本实施例公开的音频功率放大器中，所述输入级电路包括：均设置为pmos管的第一晶体管m1、第二晶体管m2、第三十四晶体管m34和第三十五晶体管m35；其中，第一晶体管m1的控制端与第一输入电源的负端vin-相连，第二端与第三十五晶体管m35的第一端相连，第一端作为输入级电路的第一输出端，衬底与其第二端相连；第二晶体管m2的控制端与第一输入电源的正端vin+相连，第二端与第三十五晶体管m35的第一端相连，第二端作为输入级电路的第二输出端，衬底与其第二端相连；第三十四晶体管m34的控制端与第五输入电源ve相连，第二端与调整电源vreg相连，第二端与第三十五晶体管m35的第二端相连，衬底接调整电源vreg；第三十五晶体管m35的控制端与第六输入电源vf相连，第一端与第一晶体管m1的第二端相连，衬底接调整电源vreg。

在输入级电路中，第五输入电源ve为第三十四晶体管m34提供偏置电压，第六输入电源vf为第三十五晶体管m35提供偏置电压。第三十四晶体管m34和第三十五晶体管m35导通，为第一晶体管m1和第二晶体管m2提供电流偏置。

所述偏置电路包括:第一偏置电路和第二偏置电路；其中，第一偏置电路包括设置为nmos管的第三十晶体管m30和第三十一晶体管m31，以及设置为pmos管的第三十六晶体管m36和第三十七晶体管m37；第三十七m37晶体管的控制端作为偏置电路的第一输出端口，且与第三十六晶体管m36的第一端相连，第二端与调整电源vreg相连，第一端与第三十六晶体管m36的第二端相连，衬底接调整电源vreg；第三十六晶体管m36的控制端作为偏置电路的第二输出端口，第一端与第三十晶体管m30的第一端相连，衬底接调整电源vreg；第三十晶体管m30的控制端作为偏置电路的第四输出端口，第二端与第三十一晶体管m31的第一端相连，衬底接地gnd；第三十一晶体管m31的控制端作为偏置电路的第五输出端口，第二端接地gnd，衬底接地gnd。

所述第二偏置电路包括设置为pmos管的第二十二晶体管m22和第二十三晶体管m23，以及设置为nmos管的第二十四晶体管m24和第二十五晶体管m25；第二十二晶体管m22的控制端与其第一端相连，第二端与调整电源vreg相连，第一端与第二十三晶体管m23的第二端相连，衬底接调整电源vreg；第二十三晶体管m23的控制端与其第一端相连，第一端与第一电流源i1相连，第一电流源i1接地gnd，衬底接其第二端；第二十四晶体管m24的控制端与其第一端相连，第二端与第二十五晶体管m25的第一端相连，第一端与第二电流源i2相连，第二电流源i2与调整电源vreg，衬底接地gnd；第二十五晶体管m25的控制端与其第一端相连，第二端接地gnd，衬底接地gnd。

在偏置电路中，差分输入信号vin-和vin+的电压差转换成电流差流入到第三十一晶体管m31和第十四晶体管m14，将电压差再通过第三十晶体管m30和第十二晶体管m12的电流差体现在第三十七晶体管m37栅极电压差。第三十七晶体管m37为第十七晶体管m17提供偏置电压，其中第三十晶体管m30和第十二晶体管m12、第三十一晶体管m31和第十四晶体管m14以及第三十六晶体管m36和第三十七晶体管m37为共源共栅电流镜结构。第二十二晶体管m22和第二十三晶体管m23以及第一电流源i1用来产生第四晶体管m4的偏置电压；第二十四晶体管m24和第二十五晶体管m25以及第二电流源i2用来产生第十晶体管m10的偏置电压。

所述放大级电路，包括：设置为pmos管的第四晶体管m4、第十七晶体管m17和第十九晶体管m19；以及设置为nmos管的第十晶体管m10、第十二晶体管m12和第十四晶体管m14；其中：第十七晶体管m17的控制端与偏置电路的第一输出端口相连，第二端与调整电源vreg相连，第一端与第十九晶体管m19的第二端相连，衬底接调整电源vreg；第十九晶体管m19的控制端与偏置电路的第二输出端口相连，第一端与第四晶体管m4的第二端相连，衬底接调整电源vreg；第十九晶体管m19的第一端作为放大级电路的第一输出端口；第四晶体管m4的控制端与偏置电路的第三输出端口相连，第一端与第十二晶体管m12的第一端相连，衬底与其第二端相连；第十晶体管m10的控制端与第二电流源i2相连，第二电流源i2与调整电源vreg相连，第二端与第十二晶体管m12的第一端相连，第一端与第十九晶体管m19的第一端相连，衬底接地gnd；第十晶体管m10的第二端作为放大级电路的第二输出端口；第十二晶体管m12的控制端与偏置电路的第四输出端口相连，第二端与第十四晶体管m14的第一端相连，衬底接地gnd；第十四晶体管m14的控制端与偏置电路的第五输出端口相连，第二端接地gnd，衬底接地gnd。

在放大级电路中，输入差分电压通过偏置电流后，差分信号反映在第十七晶体管m17的栅极电压变化上，通过第十七晶体管m17、第十九晶体管m19、第四晶体管m4、第十晶体管m10、第十二晶体管m12、第十四晶体管m14组成的共源极放大电路进行信号放大，其放大倍数为gml×[gm19ro19ro17‖gm12ro12ro14]，放大的信号输入到缓冲级电路。其中，gml、gm19和gm12分别是第一晶体管m1、第十九晶体管m19和第十二晶体管m12的跨导；ro19、ro17、ro12和ro14分别是第十九晶体管m19、第十七晶体管m17、第十二晶体管m12和第十四晶体管m14的输出电阻。

所述缓冲级电路包括：设置为pmos管的第二十六晶体管m26以及设置为nmos管的第二十八晶体管m28；其中：第二十六晶体管m26的控制端与放大级电路的第一输出端口相连，第二端与调整电源vreg相连，第一端与第二十八晶体管m28的第一端相连，衬底接地gnd；第二十六晶体管m26的控制端与输出级电路的正输出端之间连接有第一阻容支路，第一阻容支路包括串联的第一电阻r1和第一电容c1；第二十八晶体管m28的控制端与放大级电路的第二输出端口相连，第二端接地gnd，衬底接地gnd；第二十八晶体管m28的控制端和输出级电路的正输出端之间连接有第三阻容支路，第三阻容支路包括串联的第三电阻r3和第三电容c3。

在缓冲级电路中，经过放大级电路的输入信号通过缓冲级电路中第二十六晶体管m26至第二十八晶体管m28进行再次放大后，将信号输出给输出级电路。

所述输出级电路包括：均为nmos管的第四十晶体管m40和第四十一晶体管m41；其中，第四十晶体管m40的控制端与缓冲级电路的第一输出端口相连，第一端连接功率电源pvdd，第二端连接第四十一晶体管m41的第一端，衬底连接其第二端；第四十一晶体管m41的控制端与缓冲电路的第二输出端口相连，第二端接地gnd，衬底连接其第二端；第四十晶体管m40和第四十一晶体管m41的公共端作为输出级电路的输出端。

在输出级电路中，当输入电压正端vin+大于输入电压负端vin-时，第十七晶体管m17的栅极电压减小，第二十六晶体管m26的栅极电压增大，第二十八晶体管m28的栅极电压增大，使得第四十晶体管m40的栅极电压减小，第四十一晶体管m41的电压增大，则第四十晶体管m40导通，第四十一晶体管m41截止；当输入电压正端vin+小于输入电压负端vin-时，工作过程与上述相反，第四十晶体管m40截止，第四十一晶体管m41导通。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。