本实用新型涉及电子电路技术领域，特别涉及一种锁存器及隔离电路。
背景技术：
锁存器(Latch)是一种对电平敏感的存储器件，其主要功能是对输入信号的逻辑电平进行锁存，以使得其维持某种电平状态(例如逻辑“0”或逻辑“1”)并保持稳定。锁存器广泛应用于隔离电路、存储电路等诸多电路中。
基于双反相器结构的锁存器一种较为常见的锁存器结构；其中，两个反相器首尾相连，每个反相器由一个P型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)和一个N型MOSFET组成。具体地，如图1所示，基于双反相器结构的锁存器100可以包括有第一晶体管MP1、第二晶体管MN1、第三晶体管MP2和第四晶体管MN2；其中，所述第一晶体管MP1和第二晶体管MN1构成第一反相器(图中未标示)，所述第三晶体管MP2和第四晶体管MN2构成第二反相器(图中未标示)。在实际应用中，所述第一晶体管MP1和第三晶体管MP2的源极(以及衬底)可以连接电源Vdd(例如3.3V或1.8V)，所述第二晶体管MN1和第四晶体管MN2的源极(以及衬底)可以接地Vss(一般为0V)。所述锁存器100为双稳态锁存器，其具有两个锁存点，具体为同相锁存点A和反相锁存点B(或者可以互换)，两个锁存点锁存的逻辑电平相反。
对于锁存器而言，翻转幅度代表了其将锁存的信号识别为逻辑“0”和逻辑“1”之间的幅度差。现有技术中的锁存器100的翻转幅度为0V至电源电压Vdd。一般来说，翻转幅度为0V至电源电压Vdd的锁存器100可以满足大多数电路的应用需求；然而，随着集成电路技术的不断发展，对芯片面积和工艺成本的要求越来越高，常规的翻转幅度为0V至电源电压Vdd的锁存器100越来越无法满足高性能集成电路芯片的性能要求。
技术实现要素：
本实用新型解决的技术问题是如何降低锁存器的翻转幅度。
为解决上述技术问题，本实用新型实施例提供一种锁存器，所述锁存器包括第一级子结构和k个第二级子结构，k为大于等于1的正整数；其中：所述第一级子结构包括：第一负载，其第一端耦接第一端口；第二负载，其第一端耦接所述第一端口；第一驱动电路，所述第一驱动电路的控制端耦接所述第一负载的第二端，所述第一驱动电路的第二端耦接第二端口；第二驱动电路，所述第二驱动电路的控制端耦接所述第二负载的第二端，所述第二驱动电路的第二端耦接所述第二端口；所述第二级子结构包括：第三负载、第四负载，第三驱动电路和第四驱动电路；在第一个第二级子结构中，所述第三负载的第一端耦接所述第二负载的第二端，所述第三负载的第二端耦接所述第三驱动电路的控制端、所述第一驱动电路的第一端以及所述第四驱动电路的第一端，所述第四负载的第一端耦接所述第一负载的第二端，所述第四负载的第二端耦接所述第四驱动电路的控制端、所述第二驱动电路的第一端以及所述第三驱动电路的第一端，所述第三驱动电路的第二端和所述第四驱动电路的第二端耦接第一个参考端口；在第i个第二级子结构中，所述第三负载的第一端耦接第i-1个第二级子结构的第四负载的第二端，所述第三负载的第二端耦接所述第三驱动电路的控制端、第i-1个第二级子结构的第三驱动电路的第一端以及所述第四驱动电路的第一端，所述第四负载的第一端耦接第i-1个第二级子结构的第三负载的第二端，所述第四负载的第二端耦接所述第四驱动电路的控制端、第i-1个第二级子结构的第四驱动电路的第一端以及所述第三驱动电路的第一端，所述第三驱动电路的第二端和所述第四驱动电路的第二端耦接第i个参考端口；其中，i为大于1且小于等于k的正整数。
可选地，所述第一负载、第二负载、第三负载和第四负载中的一个或多个为电阻。
可选地，所述第一驱动电路包括：第一晶体管，所述第一晶体管的控制端作为所述第一驱动电路的控制端，所述第一晶体管的第一端作为所述第一驱动电路的第一端，所述第一晶体管的第二端作为所述第一驱动电路的第二端；所述第二驱动电路包括：第二晶体管，所述第二晶体管的控制端作为所述第二驱动电路的控制端，所述第二晶体管的第一端作为所述第二驱动电路的第一端，所述第二晶体管的第二端作为所述第二驱动电路的第二端。
可选地，所述第一晶体管和第二晶体管为N型MOSFET；所述第一端口为电源端口，所述电源端口适于接入电源电压；所述第一晶体管的栅极连接所述第一负载的第二端，所述第一晶体管的漏极连接第一个第二级子结构中第三负载的第二端，所述第一晶体管的源极连接所述第二端口；所述第二晶体管的栅极连接所述第二负载的第二端，所述第二晶体管的漏极连接第一个第二级子结构中第四负载的第二端，所述第二晶体管的源极连接所述第二端口。
可选地，所述第一晶体管和第二晶体管为双极性晶体管；所述第一端口为电源端口，所述电源端口适于接入电源电压；所述第一晶体管的基极连接所述第一负载的第二端，所述第一晶体管的集电极连接第一个第二级子结构中第三负载的第二端，所述第一晶体管的发射极连接所述第二端口；所述第二晶体管的基极连接所述第二负载的第二端，所述第二晶体管的集电极连接第一个第二级子结构中第四负载的第二端，所述第二晶体管的发射极连接所述第二端口。
可选地，所述第二端口耦接电流源的输出端。
可选地，所述第一晶体管和第二晶体管为P型MOSFET；所述第一端口直接或者间接地耦接参考地；所述第一晶体管的栅极连接所述第一负载的第二端，所述第一晶体管的漏极连接所述第二负载的第二端，所述第一晶体管的源极连接所述第二端口；所述第二晶体管的栅极连接所述第二负载的第二端，所述第二晶体管的漏极连接所述第一负载的第二端，所述第二晶体管的源极连接所述第二端口。
可选地，所述第二端口耦接电流源的输出端。
可选地，所述第三驱动电路包括：第三晶体管，所述第三晶体管的控制端作为所述第三驱动电路的控制端，所述第三晶体管的第一端作为所述第三驱动电路的第一端，所述第三晶体管的第二端作为所述第三驱动电路的第二端；所述第四驱动电路包括：第四晶体管，所述第四晶体管的控制端作为所述第四驱动电路的控制端，所述第四晶体管的第一端作为所述第四驱动电路的第一端，所述第四晶体管的第二端作为所述第四驱动电路的第二端。
可选地，所述第一负载和第二负载的电参数相同或不同，所述第一驱动电路和第二驱动电路的电参数相同或不同，所述第三负载和第四负载的电参数相同或不同，所述第三驱动电路和第四驱动电路的电参数相同或不同。
为解决上述技术问题，本实用新型实施例还提供一种隔离电路，所述隔离电路包括上述锁存器。
可选地，所述隔离电路还包括：主隔离电容器、分压电容器和放大器；其中，所述主隔离电容器的第一端耦接所述隔离电路的输入端，所述主隔离电容器的第二端耦接所述分压电容器的第一端以及所述第一驱动电路的控制端；所述分压电容器的第二端耦接接地端；所述第二驱动电路的控制端耦接所述放大器的输入端；所述放大器的输出端耦接所述隔离电路的输出端。
与现有技术相比，本实用新型实施例的技术方案具有以下有益效果：
本实用新型实施例的锁存器可以包括第一级子结构和k个第二级子结构，k为大于等于1的正整数；所述第一级子结构包括第一负载、第二负载、第一驱动电路以及第二驱动电路；所述第二级子结构包括：第三负载、第四负载，第三驱动电路和第四驱动电路。其中，在第i个第二级子结构中，所述第三负载的第一端耦接第i-1个第二级子结构的第四负载的第二端，所述第三负载的第二端耦接所述第三驱动电路的控制端、第i-1个第二级子结构的第三驱动电路的第一端以及所述第四驱动电路的第一端，所述第四负载的第一端耦接第i-1个第二级子结构的第三负载的第二端，所述第四负载的第二端耦接所述第四驱动电路的控制端、第i-1个第二级子结构的第四驱动电路的第一端以及所述第三驱动电路的第一端，所述第三驱动电路的第二端和所述第四驱动电路的第二端耦接第i个参考端口；其中，i为大于1且小于等于k的正整数。基于上述电路结构，在所述锁存器包括有第一级子结构和一个第二级子结构时，其翻转幅度可以基于所述第一负载、第二负载、第三负载和第四负载的电参数(如阻抗值)，以及所述第一驱动电路、第二驱动电路、第三驱动电路和第四驱动电路的电参数(如输出电流的大小)进行确定。进一步而言，本实用新型实施例的锁存器的翻转幅度实质上取决于各个负载的阻抗值和各个驱动电路的电流。由于在具体实施中，各个负载的阻抗值以及驱动电路的电流可以具有很宽的设计范围，因此，所述翻转幅度可以是几毫伏到几伏的任意值，而且现有技术的工艺制程水平可以在任何温度条件和生产线上保证所述翻转幅度的实现。结合如今集成电路的发展形势，本实用新型实施例的锁存器的翻转幅度可以满足高性能集成电路(例如隔离电路)的性能要求。
进一步而言，本实用新型实施例还提供一种隔离电路，其可以包括本实用新型实施例中的锁存器。由于本实用新型实施例的锁存器的翻转幅度可以是几毫伏到几伏的任意值，使其进入稳态所需的翻转能量可以较小，所述隔离电路中用于传输能量的主隔离电容器的容值较小，进而使得所述隔离电路的芯片面积较小，消耗成本低，此外，驱动所述主隔离电容的电路和处理共模抑制电流的电路得以简化，有利于所述隔离电路的系统架构设计与优化。
附图说明
图1是现有技术中的一种锁存器的电路图。
图2是现有技术中的另一种锁存器的电路图。
图3是本实用新型实施例的一种锁存器的示意性结构框图。
图4是本实用新型实施例的第一种锁存器的电路图。
图5是本实用新型实施例的第二种锁存器的电路图。
图6是本实用新型实施例的第三种锁存器的电路图。
图7是本实用新型实施例的第四种锁存器的电路图。
图8是本实用新型实施例的一种隔离电路的电路图。
具体实施方式
如背景技术部分所述，现有技术中基于双反相器结构的锁存器的翻转幅度为0V至电源电压，一般来说，其可以满足大多数电路的应用需求。然而，随着集成电路技术的不断发展，对芯片面积和工艺成本的要求越来越高，常规的翻转幅度为0V至电源电压的锁存器越来越无法满足高性能集成电路芯片的性能要求。
为了降低图1所示出的锁存器100的翻转幅度，现有技术中出现了另一种锁存器。本申请发明人对该锁存器进行了分析。如图2所示，锁存器200可以包括第一反相器I1、第二反相器I2以及电阻R；其中，所述第一反相器I1和第二反相器I2首尾相连，所述电阻R连接于所述第一反相器I1的输出端和所述第二反相器I2的输出端之间；所述第一反相器I1和第二反相器I2均由P型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)和N型MOSFET构建(图未示，具体请参见图1，此处不再展开介绍)。
为了简化，假设所述第一反相器I1和第二反相器I2的电参数相同，且所述第一反相器I1中的P型MOSFET和N型MOSFET工作于饱和区时的跨导相等。
进一步而言，所述锁存器200的工作条件为gm×R＞2；其中，gm为所述第一反相器I1(或第二反相器I2)中P型MOSFET(或N型MOSFET)工作于饱和区时的跨导，R为所述电阻R的阻抗值。设VA和VB分别为所述锁存器200中两个锁存点A和B的电压幅度，VT为所述第一反相器I1(或第二反相器I2)中P型MOSFET(或N型MOSFET)的阈值电压，Rds为所述P型MOSFET(或N型MOSFET)在线性区的阻值。由于当VA-VB＞VT时，所述P型MOSFET(或N型MOSFET)离开饱和区而进入线性区，则此时所述锁存器200的工作条件变为gm×(Rds//R)≤2，其中，gm≈2/Rds，“Rds//R”表示Rds与R并联，也即等于(Rds×R)/(Rds+R)；因此，VT为所述锁存器的翻转幅度。
对于现有的集成电路工艺而言，VT一般为0.7V或0.3V。然而，现有的集成电路工艺中，VT通常是不固定的，使得所述锁存器200的翻转幅度不对不同的芯片不一样。一般来说，只有控制VT稳定在50mV附近才能满足所述锁存器200的电路应用要求。
进一步分析而言，由于翻转幅度越小，锁存器进入稳态所需的翻转能量越小(在寄生电容也较小的前提下)例如，在锁存器应用于隔离电路中时，隔离电路的能量是由其内部的主隔离电容进行传输的，锁存器进入稳态时消耗的翻转能量越大，意味着所述主隔离电容的容值越大，进而意味着承载所述隔离电路的芯片面积就越大，消耗成本越高，此外，驱动所述主隔离电容的电路和处理共模抑制电流的电路越复杂。与此同时，由于在隔离电路中，被隔离后的信号一般会有预设倍数(例如30倍)的衰减，而当锁存器的翻转幅度过大时，衰减后的翻转幅度与所述翻转幅度之间相差较大，不利于系统设计，然而，将衰减的预设倍数降低会使系统设计更复杂且芯片面积增加，因此，降低锁存器的翻转幅度是实现较优的隔离电路架构的最佳方式。
基于以上分析并结合如今集成电路的发展形势，前文所述的两种锁存器的翻转幅度均过大，无法满足高性能集成电路(例如隔离电路)的性能要求。
针对以上所述的技术问题，本实用新型实施例提出一种锁存器，在现有技术的工艺制程水平，可以在任何温度和生产线上做到锁存器的翻转幅度为几毫伏到几伏的任意值，可以满足高性能集成电路(例如隔离电路)的性能要求。
为使本实用新型的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。
图3是本实用新型实施例的一种锁存器的示意性结构框图。
如图3所示，本实用新型实施例提供一种锁存器300，所述锁存器300可以包括第一级子结构(图中未标示)和k个第二级子结构(图中未标示)，k为大于等于1的正整数。为了简化，图3中仅示出所述锁存器300包括有一个所述第二级子结构。
具体地，所述第一级子结构可以包括第一负载101、第二负载201、第一驱动电路102以及第二驱动电路202；所述第二级子结构可以包括第三负载301、第四负载401、第三驱动电路302和第四驱动电路402。
其中，所述第一负载101的第一端耦接第一端口Port1；所述第二负载201的第一端耦接所述第一端口Port1；所述第一驱动电路102的控制端A耦接所述第一负载101的第二端，所述第一驱动电路102的第二端耦接第二端口Port2；所述第二驱动电路202的控制端B耦接所述第二负载201的第二端，所述第二驱动电路202的第二端耦接所述第二端口Port2。进一步而言，所述第一驱动电路102的控制端A和第二驱动电路202的控制端B可以作为所述锁存器300的两个锁存点。
在第一个第二级子结构中，所述第三负载301的第一端耦接所述第二负载201的第二端，所述第三负载302的第二端耦接所述第三驱动电路302的控制端、所述第一驱动电路102的第一端以及所述第四驱动电路402的第一端，所述第四负载401的第一端耦接所述第一负载101的第二端，所述第四负载401的第二端耦接所述第四驱动电路402的控制端、所述第二驱动电路202的第一端以及所述第三驱动电路302的第一端，所述第三驱动电路302的第二端和所述第四驱动电路402的第二端耦接第一个参考端口Port3。
在第二个第二级子结构(图未示)中，所述第三负载(图未示)的第一端耦接第一个第二级子结构的第四负载401的第二端，所述第三负载的第二端耦接所述第三驱动电路(图未示)的控制端、第一个第二级子结构的第三驱动电路302的第一端以及所述第四驱动电路(图未示)的第一端，所述第四负载的第一端耦接第一个第二级子结构的第三负载301的第二端，所述第四负载的第二端耦接所述第四驱动电路的控制端、第一个第二级子结构的第四驱动电路402的第一端以及所述第三驱动电路的第一端，所述第三驱动电路的第二端和所述第四驱动电路的第二端耦接第二个参考端口(图未示)；第三个第二级子结构乃至更多个第二级子结构的电路连接关系以此类推，此处不再一一赘述。
综上所述，针对第i(i为大于1且小于等于所述k的正整数)个第二级子结构具有如下规律：在第i个第二级子结构中，所述第三负载的第一端耦接第i-1个第二级子结构的第四负载的第二端，所述第三负载的第二端耦接所述第三驱动电路的控制端、第i-1个第二级子结构的第三驱动电路的第一端以及所述第四驱动电路的第一端，所述第四负载的第一端耦接第i-1个第二级子结构的第三负载的第二端，所述第四负载的第二端耦接所述第四驱动电路的控制端、第i-1个第二级子结构的第四驱动电路的第一端以及所述第三驱动电路的第一端，所述第三驱动电路的第二端和所述第四驱动电路的第二端耦接第i个参考端口(图未示)。
进一步地，所述第一负载101、第二负载201、第三负载301以及第四负载401为二端口器件；所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402为三端口器件，也即所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402的驱动能力是受控于其控制端的输入参数的。
需要说明的是，本实用新型实施例对所述第一端口Port1、第二端口Port2以及第i个参考端口的具体形式不进行特殊限定，它们可以为任意适当的端口；例如，所述第一端口Port1、第二端口Port2以及第i个参考端口可以选自电源端口、接地端、其他功能电路的输入/输出端口，或者还可以是电位值为非0V的其他端口等等。
在具体实施中，所述第一负载101、第二负载201、第三负载301以及第四负载401可以是任意具有电流抑制能力的器件，例如，所述第一负载101、第二负载201、第三负载301以及第四负载401中的一个或者多个可以为电阻，但不限于此，例如，它们还可以为电抗、电容或者它们的组合等。
在具体实施中，所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402可以是任意有电流驱动能力的器件，例如各种适当的晶体管或者反相器等。其中，所述晶体管可以为单极型晶体管(也称场效应管，如N型MOSFET或P型MOSFET)或双极型晶体管，其全称为双极性结型晶体管(Bipolar Junction Transistor，简称BJT)。所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402输出的电流由其各个端口施加的信号(例如电压、电流)确定。
为了简化，本实用新型实施例即以所述第一负载101、第二负载201、第三负载301以及第四负载401为电阻，所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402为晶体管为例进行说明。
具体而言，所述第一驱动电路102可以包括第一晶体管(图未示)，所述第一晶体管的控制端作为所述第一驱动电路102的控制端，所述第一晶体管的第一端作为所述第一驱动电路102的第一端，所述第一晶体管的第二端作为所述第一驱动电路102的第二端；所述第二驱动电路202可以包括第二晶体管(图未示)，所述第二晶体管的控制端作为所述第二驱动电路202的控制端，所述第二晶体管的第一端作为所述第二驱动电路202的第一端，所述第二晶体管的第二端作为所述第二驱动电路202的第二端。
进一步具体而言，所述第三驱动电路302可以包括第三晶体管(图未示)，所述第三晶体管的控制端作为所述第三驱动电路302的控制端，所述第三晶体管的第一端作为所述第三驱动电路302的第一端，所述第三晶体管的第二端作为所述第三驱动电路302的第二端；所述第四驱动电路402可以包括第四晶体管(图未示)，所述第四晶体管的控制端作为所述第四驱动电路402的控制端，所述第四晶体管的第一端作为所述第四驱动电路402的第一端，所述第四晶体管的第二端作为所述第四驱动电路402的第二端。
本领域技术人员理解的是，晶体管为三端口器件。对于单极型晶体管，其控制端一般为栅极，其第一端和第二端可以分别为其漏极和源极，或者互换；对于双极型晶体管时，其控制端一般为基极，其第一端和第二端可以分别为其集电极和发射极，或者互换。
在具体实施中，所述第一负载101和第二负载201的电参数可以相同或不同，所述第一驱动电路102和第二驱动电路202的电参数也可以相同或不同，所述第三负载301和第四负载401的电参数可以相同或不同，所述第三驱动电路302和第四驱动电路402的电参数可以相同或不同。
优选地，所述第一负载101和第二负载201的电参数相同，所述第一驱动电路102和第二驱动电路202的电参数也相同，所述第三负载301和第四负载401的电参数也相同，所述第三驱动电路302和第四驱动电路402的电参数也相同；也即优选地，所述锁存器300的电路结构和电参数完全对称。
在所述锁存器300的电路结构和/或电参数不完全对称时，所述第一驱动电路102的控制端A和第二驱动电路202的控制端B(也即所述锁存器300的两个锁存点)锁存的逻辑电平之间将存在增益系数，所述增益系数取决于所述第一负载101、第二负载201、第三负载301以及第四负载401的电参数(如阻抗值)以及所述第一驱动电路102、第二驱动电路202、第三驱动电路302以及第四驱动电路402的电参数(如输出电流的大小)。
基于上述电路结构，在所述锁存器300包括有第一级子结构和一个第二级子结构时，所述锁存器300的翻转幅度可以基于所述第一负载101、第二负载201、第三负载301和第四负载401的电参数(如阻抗值)，以及所述第一驱动电路102、第二驱动电路202、第三驱动电路302和第四驱动电路402的电参数(如输出电流的大小)进行确定。为了简化，可以以所述第一负载101和第二负载201的阻抗值相等且为R1，所述第三负载301和第四负载401的阻抗值相等且为R2，所述第一驱动电路102和第二驱动电路202的输出电流的大小相等且为I1，所述第三驱动电路302和第四驱动电路402的输出电流的大小相等且为I2进行说明。
进一步而言，本实用新型实施例的锁存器300的翻转幅度可以根据阻抗值R1和电流I2的大小确定。由于在具体实施中，R1和I2可以具有很宽的设计范围，因此，所述翻转幅度V可以是几毫伏到几伏的任意值，而且现有技术的工艺制程水平可以在任何温度条件和生产线上保证所述翻转幅度V的实现。结合如今集成电路的发展形势，所述锁存器300的翻转幅度V可以满足高性能集成电路(例如隔离电路)的性能要求。
需要说明的是，在所述锁存器300包括有第一级子结构和多个第二级子结构时，所述锁存器300的翻转幅度V的具体计算方式可进行适当调整，但是依然可以根据相应的驱动电路的输出电流较宽的设计范围而实现对所述翻转幅度V的灵活设计。
图4是本实用新型实施例的第一种锁存器的电路图。
图4所示出的锁存器400与图3所示出的锁存器300的电路结构和工作原理基本一致，其主要区别在于，在所述锁存器400中，所述第一负载(图中未标示)、第二负载(图中未标示)、第三负载(图中未标示)以及第四负载(图中未标示)可以为电阻，并分别用R1、R2、R3以及R4进行标示，所述第一晶体管、第二晶体管、第三晶体管以及第四晶体管可以为N型MOSFET，并分别用MN1、MN2、MN3以及MN4进行标示。
具体地，所述第一端口(图中未标示)可以为电源端口(图中未标示)所述电源端口适于接入电源电压Vdd。
所述第一晶体管MN1的栅极A连接所述第一负载R1的第二端，所述第一晶体管MN1的漏极连接第一个第二级子结构中第三负载R3的第二端，所述第一晶体管MN1的源极连接所述第二端口Port2；所述第二晶体管MN2的栅极B连接所述第二负载R2的第二端，所述第二晶体管MN2的漏极连接第一个第二级子结构中第四负载R4的第二端，所述第二晶体管MN2的源极连接所述第二端口Port2。其中，所述第二端口Port2可以为任意适当的端口，例如其可以是其他功能电路的输入/输出端口，或者还可以是电位值为适当值的其他端口。
在第一个第二级子结构中，所述第三晶体管MN3的栅极连接所述第一晶体管MN1的漏极、第三负载R3的第二端以及所述第四晶体管MN4的漏极，所述第三晶体管MN3的源极连接第一个参考端口Port3；所述第四晶体管MN4的栅极连接所述第二晶体管MN2的漏极、第四负载R4的第二端以及所述第三晶体管的漏极，所述第四晶体管MN4的源极连接所述第一个参考端口Port3。其中，第一个参考端口Port3可以为任意适当的端口，例如其可以是其他功能电路的输入/输出端口，或者还可以是电位值为适当值的其他端口。
此处对所述锁存器400包括有更多个第二级子结构的具体电路连接结构不进行一一赘述，具体可参见前文所述的更多信息。其中，关于所述锁存器400的更多信息请参见前文对图3所示出的锁存器300的相关描述，此处不予赘述。
图5是本实用新型实施例的第二种锁存器的电路图。
图5所示出的锁存器500与图4所示出的锁存器400的电路结构和工作原理基本一致，其主要区别在于，在所述锁存器500中，所述第二端口(图中未标示)可以耦接第一电流源Iref1的输出端。其中，所述第一电流源Iref1的输入端可以耦接接地端Vss。进一步而言，所述第一电流源Iref1可以为所述第一晶体管MN1和第二晶体管MN2提供下拉电流(图未示)，在所述第二端口耦接所述第一电流源Iref1时，前文所述的I1即为所述第一电流源Iref1的输出电流。
同理，所述第一个参考端口(图中未标示)可以耦接第二电流源Iref2的输出端，其中，所述第二电流源Iref2的输入端也可以耦接接地端Vss。进一步而言，所述第二电流源Iref2可以为所述第一个第二级子结构中的第三晶体管MN3和第四晶体管MN4提供下拉电流(图未示)，在所述第一个参考端口耦接所述第二电流源Iref2时，前文所述的I2即为所述第二电流源Iref2的输出电流。
需要说明的是，本实用新型实施例对所述第一电流源Iref1和第二电流源Iref2的电路结构不进行特殊限制，其可以为任意形式的基准电流源，只要其能够提供所述下拉电流即可。
其中，关于所述锁存器500的更多信息请参见前文对图4所示出的锁存器400的相关描述，此处不予赘述。
图6是本实用新型实施例的第三种锁存器的电路图。
图6所示出的锁存器600与图5所示出的锁存器500的电路结构和工作原理基本一致，其主要区别在于，在所述锁存器600中，所述第一晶体管、第二晶体管、第三晶体管以及第四晶体管可以为P型MOSFET，并分别用MP1、MP2、MP3以及MP4进行标示。
具体地，所述第一端口(图中未标示)可以直接或者间接地耦接参考地Vss(图6中以其直接耦接参考地Vss为例进行说明)。所述第二端口(图中未标示)可以耦接第一电流源Iref1的输出端，所述第一电流源Iref1的输入端可以耦接电源端口(图中未标示)，所述电源端口适于接入电源电压Vdd。所述第一个参考端口(图中未标示)可以耦接第二电流源Iref2的输出端，所述第二电流源Iref2的输入端可以耦接所述电源端口。在第一个第二级子结构中，所述第三负载R3的第一端和所述第四负载R4的第一端可以直接或者间接地耦接参考地Vss(图6以其直接耦接参考地Vss为例进行说明)。
所述第一晶体管MP1的栅极A连接所述第一负载R1的第二端，所述第一晶体管MP1的漏极连接第一个第二级子结构中第三负载R3的第二端，所述第一晶体管MP1的源极连接所述第二端口；所述第二晶体管MP2的栅极B连接所述第二负载R2的第二端，所述第二晶体管MP2的漏极连接第一个第二级子结构中第四负载R4的第二端，所述第二晶体管MP2的源极连接所述第二端口。
在第一个第二级子结构中，所述第三晶体管MP3的栅极连接所述第一晶体管MP1的漏极、第三负载R3的第二端以及所述第四晶体管MP4的漏极，所述第三晶体管MP3的源极连接第一个参考端口；所述第四晶体管MP4的栅极连接所述第二晶体管MP2的漏极、第四负载R4的第二端以及所述第三晶体管的漏极，所述第四晶体管MP4的源极连接所述第一个参考端口。
此处对所述锁存器600包括有更多个第二级子结构的具体电路连接结构不进行一一赘述，具体可参见前文所述的更多信息。其中，关于所述锁存器600的更多信息请参见前文对图5所示出的锁存器500的相关描述，此处不予赘述。
图7是本实用新型实施例的第四种锁存器的电路图。
图7所示出的锁存器700与图5所示出的锁存器500的电路结构和工作原理基本一致，其主要区别在于，在所述锁存器700中，所述第一晶体管、第二晶体管、第三晶体管以及第四晶体管可以为双极性晶体管，并分别用Q1、Q2、Q3以及Q4进行标示。
具体地，所述第一端口(图中未标示)可以为电源端口(图中未标示)所述电源端口适于接入电源电压Vdd。
所述第一晶体管Q1的基极A连接所述第一负载R1的第二端，所述第一晶体管Q1的集电极连接第一个第二级子结构中第三负载R3的第二端，所述第一晶体管Q1的发射极连接所述第二端口(图中未标示，图7以其耦接所述第一电流源Iref1的输出端为例进行示出)；所述第二晶体管Q2的基极B连接所述第二负载R2的第二端，所述第二晶体管Q2的集电极连接第一个第二级子结构中第四负载R4的第二端，所述第二晶体管Q2的发射极连接所述第二端口。
在第一个第二级子结构中，所述第三晶体管Q3的基极连接所述第一晶体管Q1的集电极、第三负载R3的第二端以及所述第四晶体管Q4的集电极，所述第三晶体管Q3的发射极连接第一个参考端口(图中未标示，图7以其耦接所述第二电流源Iref2的输出端为例进行示出)；所述第四晶体管Q4的基极连接所述第二晶体管Q2的集电极、第四负载R4的第二端以及所述第三晶体管的集电极，所述第四晶体管Q4的发射极连接所述第一个参考端口。
此处对所述锁存器700包括有更多个第二级子结构的具体电路连接结构不进行一一赘述，具体可参见前文所述的更多信息。其中，关于所述锁存器700的更多信息请参见前文对图4所示出的锁存器400以及图5所示出的锁存器500的相关描述，此处不予赘述。
图8是本实用新型实施例的一种隔离电路的电路图。
如图8所示，本实用新型实施例还公开了一种隔离电路800，所述隔离电路800可以包括本实用新型实施例中图3至图7任意一个所示出的锁存器。由于本实用新型实施例的锁存器的翻转幅度可以是几毫伏到几伏的任意值，使其进入稳态所需的翻转能量可以较小，所述隔离电路800中用于传输能量的主隔离电容器C1的容值较小，进而使得所述隔离电路800的芯片面积较小，消耗成本低。此外，驱动所述主隔离电容C1的电路(图未示)和处理共模抑制电流的电路(图未示)得以简化，有利于所述隔离电路800的系统架构设计与优化。
作为一个非限制性的例子，所述隔离电路800可以包括主隔离电容器C1、分压电容器C2、锁存器L1(也即图3至图7任意一个所示出的锁存器)和放大器AMP1。
其中，所述主隔离电容器C1的第一端耦接所述隔离电路800的输入端IN，所述主隔离电容器C1的第二端耦接所述分压电容器C2的第一端和所述第一驱动电路102的控制端A(参见图3)；所述分压电容器C2的第二端耦接接地端Vss；所述第二驱动电路202的控制端B(参见图3)耦接所述放大器AMP1的输入端；所述放大器AMP1的输出端耦接所述隔离电路800的输出端OUT。
需要说明的是，为了提高电路的抗干扰性能，所述隔离电路800还可以采用差分结构(图未示)，也即其可以接入差分信号。相应地，所述隔离电路800中可以采用数量为2的主隔离电容器C1、分压电容器C2以及锁存器L1。为了简化，此处不予展开介绍。
还需要说明的是，本实用新型实施例中的“耦接”指的是直接或者间接地连接，也即可以直接进行连接，也可以通过其他电器件间接进行连接。
虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。