本实用新型涉及集成电路领域，特别是一种上电看门狗电路。
背景技术：
随着芯片工艺的发展，集成度越来越高，芯片外部供电电源越来越复杂多样，因此芯片应用中，对于芯片的供电提出了越来越高的要求。在多路电源对芯片供电的情况下，需要保证芯片各电源上电时序正常，否则会出现芯片工作异常，甚至出现损坏的情况。
技术实现要素：
针对现有技术中的缺陷，本实用新型的目的是提供一种可以保证各路电源根据芯片需求且实现对芯片保护的上电看门狗电路。
为解决上述技术问题，本实用新型提供的一种上电看门狗电路，包括：第一芯片，所述第一芯片的电源输入端与电源连接；第二芯片，所述第二芯片的电源输入端与电源连接，所述第二芯片的EN引脚与所述第一芯片的PG引脚连接；第三芯片、第四芯片及第五芯片，所述第三芯片、所述第四芯片及所述第五芯片的电源输入端分别与电源连接，所述第二芯片的PG引脚分别与所述第三芯片、所述第四芯片及所述第五芯片的EN引脚连接；第六芯片，所述第六芯片的电源输入端与所述第一芯片的SW引脚连接，所述第六芯片的CT引脚通过电容C1接地；第八芯片，所述第八芯片的电源输入端与所述第一芯片的SW引脚连接，所述第八芯片的输入端分别与所述第一芯片的SW引脚、所述第二芯片的SW引脚、所述第三芯片的SW引脚、所述第四芯片的SW引脚及所述第五芯片的SW引脚连接；第七芯片，所述第七芯片的电源输入端与所述第一芯片的SW引脚连接，所述第七芯片的输入端分别与所述第八芯片的输出端及所述第六芯片的senseout引脚连接，所述第七芯片的输出端与所述第二芯片的EN引脚连接，所述第七芯片的输出端与所述第七芯片的输入端连接；第九芯片，所述第九芯片的电源输入端与所述第一芯片的SW引脚连接，所述第九芯片的输入端与所述第七芯片的输出端连接，所述第九芯片的输出端与所述第六芯片的sense引脚连接。
优选地，所述第五芯片的SW引脚通过电阻R3与所述第九芯片的输出端连接；其中所述电阻R3的阻值为10.5kΩ。
优选地，所述第九芯片的输出端通过电阻R4接地，所述电阻R4的阻值为18kΩ。
优选地，还包括电阻R1，所述电阻R1的一端与所述第二芯片的EN引脚和所述第一芯片的PG引脚的连接点连接，所述电阻R1的另一端与所述第七芯片的输出端连接；其中所述电阻R1的阻值为10kΩ。
优选地，还包括电阻R2，所述电阻R2的一端与所述第二芯片的PG引脚连接，所述电阻R2的另一端与所述第七芯片的输出端连接；其中所述电阻R2的阻值为2.2kΩ。
优选地，所述第七芯片为SN74LVC1G0832，所述第六芯片为TI的TPS3896，所述第八芯片为四通道差分比较器LM239，所述第九芯片为SN74LVC1G07。
优选地，所述第七芯片的输出端与所述第七芯片与门的第一输入端连接，所述第六芯片的senseout引脚与所述第七芯片与门的第二输入端连接；所述第八芯片的输出端与所述第七芯片或门的输入端连接。
优选地，所述第二芯片的SW引脚与所述第八芯片的第一比较元器件的反相输入端连接；
所述第三芯片的SW引脚与所述第八芯片的第二比较元器件的反相输入端连接；
所述第四芯片的SW引脚与所述第八芯片的第三比较元器件的反相输入端连接；
所述第五芯片的SW引脚与所述第八芯片的第四比较元器件的反相输入端连接；
所述第一芯片的SW引脚与所述第八芯片的第一比较元器件、第二比较元器件、第三比较元器件及第四比较元器件的正相输入端连接。
优选地，所述第一芯片的SW引脚通过分压电路与所述第八芯片的第一比较元器件、第二比较元器件、第三比较元器件及第四比较元器件的正相输入端连接；所述分压电路包括：电阻R5，所述电阻R5的一端与所述第一芯片的SW引脚连接，所述电阻R5的另一端与所述第八芯片的输入端连接；电阻R6，所述电阻R6的一端与所述电阻R5的另一端连接，所述电阻R6的另一端接地；其中所述电阻R5的阻值为10kΩ，所述电阻R6的阻值为1kΩ。
优选地，所述电容C1的电容量为0.1μF。
与现有技术相比，本实用新型的有益效果如下：
1)与PMIC相比，成本相对低廉。
2)可以根据需要调节延迟时间及各路电源上电时间间隔。
3)灵活方便，可以适应不同应用场合。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本实用新型的其它特征目的和优点将会变得更明显。
图1为本实用新型上电看门狗电路原理图。
具体实施方式
下面结合具体实施例对本实用新型进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本实用新型，但不以任何形式限制本实用新型。应当指出的是，对本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变化和改进。这些都属于本实用新型的保护范围。
如图1所示，本实用新型提供的一种上电看门狗电路，包括：第一芯片ICA/第二芯片ICB/第三芯片ICC/第四芯片ICD/第五芯片ICE，均为电源芯片，其中第一芯片ICA及第二芯片ICB带PG(POWERGOOD)及EN(Enable)功能。第三芯片ICC/第四芯片ICD/第五芯片ICE带Enable功能。第一芯片ICA用于产生整板所需的3.3V，ICB用于产生主芯片的Core电压，本发明中Core电压值为1.05V；第三芯片ICC/第四芯片ICD/第五芯片ICE用于产生主芯片需要的pad电压，本发明中电压值分别为1.35V/1.8V/2.85V。
第六芯片ICF采用TI的TPS3896电压监控芯片,当sense引脚上的电压大于门限电压500mV时，如果/Enable引脚上电压为高，那么/senseout输出为高。芯片的引脚CT外接接电容，可以调节/senseout输出延迟时间。本发明中CT引脚上的电容C1采用了0.1uF的电容，延迟时间400ms(时长可以根据需要调节电容设定)。/senseout输出接入第七芯片ICG。
第八芯片ICH为四通道差分比较器LM239，第一芯片ICA产生的3.3V经过分压后作为第八芯片ICH的参考电压。本发明中采用R5＝10KΩ，R6＝1KΩ产生参考电压为0.3V。主芯片使用的电压VSW_CX1，VSW_PX1，VSW_PX3，VSW_eMMC输入到LM239与参考电压比较，四路输出相“与”后输入ICG。
第七芯片ICG为逻辑“与或”门，将逻辑检测结果整合后输出控制个电源芯片的Enable引脚，本发明中第七芯片ICG型号为SN74LVC1G0832。
第九芯片ICI为buffer型号为SN74LVC1G07，第七芯片ICG产生的信号经过buffer后作为复位信号RESIN_N，输入TPS3896的Sense引脚。同时该信号还可以作为主芯片的复位信号。
工作原理
初始情况第二芯片ICB/第三芯片ICC/第四芯片ICD/第五芯片ICE的Enable引脚均为低电平，芯片处于关断状态。当外部12V电源插入后，电源芯片第一芯片ICA启动，输出VSW_3V3；第八芯片ICH在上电瞬间输出高电平，在Core电源上电完成后，输出低电平；同时TPS3896(第六芯片ICF)开始工作，由于TPS3896的延迟输出功能，在400ms(CT引脚0.1uF电容设置)的时间里TPS3896的/senseout引脚输出持续为高电平，因此在400ms的时间里第七芯片ICG将持续输出高电平，保证主芯片软件可以正常启动。
在上电过程中，由于第七芯片ICG输出为高，因此第二芯片ICB的Enable引脚为高电平，此时第二芯片ICB开始工作，输出芯片Core电源电压，当Core电源电压上电完成后，第二芯片ICB的powergood引脚指示Core电压正常，于是电源芯片第三芯片ICC/第四芯片ICD/第五芯片ICE的Enable引脚为高电平，这些芯片开始正常工作，输出芯片所需要的电压。第三芯片ICC/第四芯片ICD/第五芯片ICE上电延迟时间由电阻及电容来控制。每根/Enable线上串联一个电阻以及并联一个电容，电阻及电容参数根据实际设计需要选择。
各路电源上电时间，根据需要来设定。假设电容上的初始电压为0V，那么电容上任意时刻的电压值为：Vt＝E*[1-exp(-t/RC)]，如果E＝3.3V，Vt＝2V，那么t＝RC，即经过一个时间常数，/EN引脚上的电压即可上升到门限值。通过调节R和C值，即可调节各路电源上电时间。
以上对本实用新型的具体实施例进行了描述。需要理解的是，本实用新型并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本实用新型的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。