本实用新型涉及一种时序电路，尤其涉及一种低功耗时序电路。
背景技术：
随着微电子技术与集成电路技术的飞速发展，芯片的集成度和工作速度不断提升，电路的功耗也在不断增大，过大的功耗不仅消耗了大量电能，而且会导致芯片过热，降低了电路的稳定性及使用寿命，越来越突出的功耗问题，已经成为超大规模集成电路继续发展的一个重大障碍。对CMOS电路的整体功耗进行分析发现，时钟信号是时序电路中存在的唯一始终变化的信号，它在每一个周期要跳变两次，而且需要驱动大量的负载，是电路中节点电容充放电的主要来源，研究表明，时钟信号消耗的功率占了系统功耗的15%到45%。
门控时钟技术就是通过各种方法消除时钟信号的这种冗余行为达到优化电路降低功耗的目的，目前门控时钟技术的研究主要有以下两个方面：（1）以异步时序电路的设计思想为指导，寻求以各种优化算法快速准确的寻找出电路系统中各个触发器的冗余时钟信号，探索门控电路与触发器驱动方程之间的关系，以期实现在降低电路系统功耗的同时达到优化电路结构的目的。此类门控时钟技术以各种优化算法为核心，其主要代表有时钟树分析法，行为卡诺图法，迭代法等多种分析设计方法，成功的解决了一些电路的低功耗设计问题，然而，随着系统电路结构复杂度的增加，门控电路的复杂度也将急剧增加，过于复杂的门控函数不但会降低系统电路的最高工作频率，带来额外的附加功耗，同时也会加大系统电路产生竞争-冒险的风险，所以对于门控代价过高的冗余时钟不得不放行，无法再有效的降低系统电路的整体功耗。（2）以D型触发器的传输延时特性为设计基础，引入电路反馈的思想，在触发器的输出和输入之间构建独立的比较反馈电路，实现自动检测及封锁触发器的冗余时钟，达到降低电路系统功耗的目的。其基本控制电路有三种形式，XOR门结构，NAND门结构及OR门结构。对以上三种基本门控电路研究发现，这些电路虽然结构形式简单，但是仍旧会产生一些额外的附加功耗，而且在电路系统中也并不是每个触发器都存在着冗余时钟，或者一些触发器在工作中只存在着很少量的冗余时钟，所以如果简单的将所有触发器都配置了控制电路，就有可能因为大量使用门控电路引入不必要的附加功耗。
技术实现要素：
为了解决现有技术中存在的不足，本实用新型的目的在于提供一种低功耗时序电路，将两种门控技术结合，以行为卡诺图的设计理念为基础，合理的在系统中分配门控电路，实现尽可能的降低系统功耗，全面优化电路的目的。
为达到上述目的，本实用新型所采用的技术手段是：一种低功耗时序电路，由对应位数数量的异或门自控触发器连接构成，所述异或门自控触发器包括异或门、与门和D触发器，所述异或门的输入端A接D触发器的D脚，异或门的输入端B接D触发器的输出Q脚，异或门的输出端Y接与门的输入端A，与门的输入端B接时钟CLK端子，与门输出端Y接D触发器的CP端并引出CLKXOR输出端子，D触发器的复位端连接CLR输入端子，D触发器的输出端Q连接Q输出端子，D触发器的输出端Q非连接Q非输出端子。
进一步的，所述由对应位数数量的异或门自控触发器连接构成是指：将对应位数数量的N个异或门自控触发器的CLK端接时钟CLK端子，第一级异或门自控触发器的Q输出端接下一级异或门自控触发器的D端，同时作为该级的输出端连接该级输出端子，该级的CLKXOR输出端子输出CLK0，后续每级异或门自控触发器均如此连接，直至第N级异或门自控触发器，第N级异或门自控触发器的输出端Q非连接连接第一级异或门自控触发器的D端，而该级的Q输出端仅连接该级输出端子，该级的CLKXOR输出端子输出CLK N-1。
本实用新型的有益效果是：完全抑制了保持“0”与保持“1”状态的冗余时钟信号，同时有效的释放了“α”跃变与“β”跃变的时钟信号，能全面消除电路系统中的冗余时钟信号，保证了电路系统功能的正确性，降低系统功耗，提高系统安全性与稳定性。
附图说明
下面结合附图和实施例对本实用新型作进一步的阐述。
图1为本实用新型异或门构成的自控触发器原理图；
图2为本实用新型异或结构的4位扭环形计数器原理图；
图3为现有技术4位扭环形计数器原理图；
图4为现有技术状态转换图；
图5为现有技术仿真图照片；
图6为本实用新型仿真图照片。
具体实施方式
实施例1
一种低功耗时序电路，由对应位数数量的异或门自控触发器连接构成，所述异或门自控触发器包括异或门、与门和D触发器，所述异或门的输入端A接D触发器的D脚，异或门的输入端B接D触发器的输出Q脚，异或门的输出端Y接与门的输入端A，与门的输入端B接时钟CLK端子，与门输出端Y接D触发器的CP端并引出CLKXOR输出端子，D触发器的复位端连接CLR输入端子，D触发器的输出端Q连接Q输出端子，D触发器的输出端Q非连接Q非输出端子。
所述由对应位数数量的异或门自控触发器连接构成是指：将对应位数数量的N个异或门自控触发器的CLK端接时钟CLK端子，第一级异或门自控触发器的Q输出端接下一级异或门自控触发器的D端，同时作为该级的输出端连接该级输出端子，该级的CLKXOR输出端子输出CLK0，后续每级异或门自控触发器均如此连接，直至第N级异或门自控触发器，第N级异或门自控触发器的输出端Q非连接连接第一级异或门自控触发器的D端，而该级的Q输出端仅连接该级输出端子，该级的CLKXOR输出端子输出CLK N-1。
实施例2
如图1、2所示，作为实施例1的具有电路连接关系，给出了一种异或结构的新型4位扭环形计数器。并将其于现有技术中电路进行对比分析，具体分析如下：
在环型计数器的自启动设计[J]. 电子设计工程,2016,24(23):177-179。中公开了一种自启动的4位扭环形计数器，电路如图3所示，由其电路图可得其状态转换图如图4所示，由其状态转换图可得系统中各触发器的行为功能表如下表1所示。
对表中各个触发器的时钟信号作用分析后可得其时钟信号分析表如下表2所示。
对表进行分析可知，在该扭环形计数器的8个有效状态中，系统中的4个触发器分别都存在着6个冗余时钟信号，其中3次为保持“0”状态，3次为保持“1”状态，有效触发的时钟信号为2个，其中1次为“α”跃变，其中1次为“β”跃变，传统4位扭环形计数器在Quartus ii仿真测试，其电路时序仿真图如图5所示。
自控触发器定义为在基本触发器的输入输出端构建合理的反馈电路，使其既能完成触发器的工作特性，又可以抑制冗余时钟信号的一种触发器。自控触发器的基本电路模型主要有三种结构：NAND结构，OR结构及XOR结构，门控函数CLKNAND，CLKOR及CLKXOR，分别用K0,K1,K2表示，其逻辑函数表达式分别为：
K0=(X·Q)＇·CLK (1)
K1=(X+Q)·CLK (2)
K2=(X⊕Q)·CLK (3)
其逻辑函数功能表如下表3所示。
由表分析可知，与非结构可有效抑制保持“1”方式时的冗余时钟，或门结构可有效抑制保持“0”方式时的冗余时钟，异或结构的门控电路既可以抑制触发器保持“0” 方式时产生的冗余时钟，又可以抑制保持“1”方式时的冗余时钟信号。
时序电路系统的状态转换不同，触发器的工作特性也将不同，因此依据系统的状态转换特性，合理的选择自控触发器，将能够有效的消除电路系统中存在的冗余时钟信号，降低系统功耗，提升电路的整体性能，本文提出的低功耗计数器电路的设计方法主要包含以下几个步骤：
（1）画出系统电路的状态转换图；
（2）由状态转换图得到电路中各触发器的行为功能表；
（3）由行为功能表得到各触发器的时钟信号分析表；
（4）根据时钟信号分析表选择合适的自控触发器；
（5）以自控触发器构建新的电路，测试电路功能，给出新的时钟信号分析表。
将异或结构电路在Quartus ii仿真测试，得到其时序仿真图如图6所示。由图可知异或结构的新型4位扭环形计数器能全面消除电路系统中的冗余时钟信号。因此选用异或结构的自控触发器来构建新的4位扭环形计数器，该计数器时钟信号分析表如下表4所示。
将表2与表4相比较可知，优化后的电路不但完全抑制了保持“0”与保持“1”状态的冗余时钟信号，同时有效的释放了“α”跃变与“β”跃变的时钟信号，保证了电路系统功能的正确性。
如何利用门控时钟技术有效的抑制冗余时钟信号，降低系统功耗，提高系统安全性与稳定性，是复杂时序电路设计中的一个重要研究方向，本申请通过深入研究触发器输入输出端的电路特性，构建了基本的门控触发器，并以4位扭环形计数器为设计实例，详细的阐述了利用自控触发器设计低功耗时序电路的设计方法及步骤，经Quartus ii平台仿真测试，证明了有效性及实用性。
本领域普通技术人员可以理解：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。