1.一种解密机控制板的PCB板，解密机控制板上搭载双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口，双核ARM CPU芯片与DDR3内存芯片双向通信连接，并且DDR3内存芯片的控制引脚和地址引脚通过反射补偿电阻连接至电源Vtt，同时DDR3内存芯片和双核ARM CPU芯片的内存参考电压引脚连接同一参考电源Vref，双核ARM CPU芯片通过QSPI总线接口与解密芯片通信连接，双核ARM CPU芯片通过千兆以太网接口与千兆以太网收发器通信连接，其特征在于：所述PCB板为N层，N为不小于4的偶数，双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口均设置于PCB板的顶层，反射补偿电阻设置于PCB板的底层，连接在双核ARM CPU芯片与DDR3内存芯片之间的数据线、地址线和控制线布置在顶层和底层之间的中间布线层，两片DDR3内存芯片之间的地址线、控制线的连接线、双核ARM CPU芯片与千兆以太网口之间的连接线、双核ARM CPU芯片与QSPI接口之间的连接线也设置在顶层和底层之间的中间布线层。
2.根据权利要求1所述的解密机控制板的PCB板，其特征在于：PCB板为8层，分别为顶层、第二层、第三层、电源层、第四层、地层、第五层和底层，双核ARM CPU芯片与DDR3芯片之间的数据线的低8位的线组、2条地址线、1条控制线以及两片内存芯片之间的地址线、控制线的13条连接线布置在第三层；双核ARM CPU芯片与DDR3芯片之间的数据线的高8位的线组和2条地址线、3条控制线、2条控制时钟差分线以及两片内存之间的地址线、控制线的13条连接线布置在第四层；第五层全部为双核ARM CPU芯片与DDR3芯片之间的11条地址线、5条控制线和1条RESET线。
3.根据权利要求2所述的解密机控制板的PCB板，其特征在于：双核ARM CPU芯片与DDR3芯片之间的数据线、地址线、控制线以及两片内存之间的地址线、控制线等按照分组等长处理，其中每个内存芯片的数据线的低8位一组，数据线的高8位另一组，地址线、控制线一组，每组内的线等长。
4.根据权利要求1所述的解密机控制板的PCB板，其特征在于：电源层芯片所需的内核电源和外围电源的供电区域，Vtt放置在底层，Vref放置在地层中专门划出的区域，Vref的每个引脚上连接0.1uf 的去耦电容；双核ARM CPU芯片、DDR3芯片的每个电源引脚均连接一个滤波电容，双核ARM CPU芯片、DDR3芯片和滤波电容周边设置储能电容，去耦电容、滤波电容、储能电容设置于PCB板的底层。
5.根据权利要求1所述的解密机控制板的PCB板，其特征在于：千兆以太网接口与千兆以太网收发器之间设有4对连接线，该4对连接线都需要传输数据，4对连接线都需要按照差分布线要求进行布线，每对线为一组，每组内的两条线等长。
6.根据权利要求1或5所述的解密机控制板的PCB板，其特征在于：千兆以太网接口下方的各层不铺地和电源。
7.根据权利要求1所述的解密机控制板的PCB板，其特征在于：双核ARM CPU芯片设置有扩展口，扩展口与双核ARM CPU芯片之间的连接线分布在PCB板的第二层、第三层、第四层和第五层，第二层还布置有JATG口的连线，第二层的其余部分铺地。