一种解密机控制板的PCB板的制作方法

本实用新型涉及一种PCB板，具体的说，是一种解密机控制板的PCB板，属于PCB板技术领域。

背景技术：

网络密码是指保护网络环境下信息系统安全所使用的密码系统，其特点是应用广泛，数量巨大；部分网络密码的破译难度大；专用网络密码种类多、变化快，侦察和研究十分困难。目前，国际上可用于常见信息系统口令恢复的商业化产品主要分为两类：纯软件系统和基于FPGA技术开发的硬件系统。

基于FPGA技术的硬件系统主要有Tableau公司的TACC1441硬件加速器和ICS公司的Cobra硬件加速器。相对于纯软件系统，这些产品的性能有较大提高，但考虑到网络密码破译所必需的巨大运算量，以上产品仍然难以达到实战要求，并且价格昂贵，大规模集成成本过高，商业化推广价值有限。

针对基于FPGA技术开发的硬件系统的缺陷，申请人研发了一种全新概念的网络密码恢复系统，基于ASIC芯片进行大复杂度运算，采用网络化总体架构，应用密码技术的多项最新研究成果，结合专用密码库、彩虹表等手段，极大提高了密码破译速度，可以针对十几种不同的密码系统进行高速破译，有效避免了现有产品的缺陷，突破了大规模商业化应用的瓶颈。

上述网络密码恢复系统包括控制板，用于负责破译机的地址分配、授权设置等日常管理工作以及任务数据的收发和芯片运行控制。控制板上搭载双核ARM CPU芯片、两片DDR3内存、标准千兆以太网接口和8个QSPI接口等。控制板采用Xilinx 公司ZYNQ-7000系列中的XC7Z020-2CLG484I双核ARM CPU芯片为核心，使用PS端的ARM自带的千兆网口、USB OTG、TF卡、JTAG接口等，解决以前设计中网络接口需要重新配置，可靠性、稳定性比较低、开发周期长等问题。在对控制板的PCB板进行设计时，在扩展性加强的情况下，PCB的设计没有现成的可用，在对外围接口进行符合要求的裁剪后，需要进行全新的PCB设计，以保证PCB平稳运行。

技术实现要素：

本实用新型要解决的技术问题是提供一种解密机控制板的PCB板，使搭载双核ARM CPU芯片的控制板能够平稳运行。

为了解决所述技术问题，本实用新型采用的技术方案是：一种解密机控制板的PCB板，解密机控制板上搭载双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口等，并且DDR3内存芯片的控制引脚和地址引脚通过反射补偿电阻连接至电源Vtt，同时DDR3内存芯片和双核ARM CPU芯片的内存参考电压引脚连接同一参考电源Vref，双核ARM CPU芯片通过QSPI总线接口与解密芯片通信连接，双核ARM CPU芯片通过千兆以太网接口与千兆以太网收发器通信连接，所述PCB板为N层，N为不小于4的偶数，双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口等均设置于PCB板的顶层，反射补偿电阻设置于PCB板的底层，电源层划出各种芯片所需的内核电源和外围电源的供电区域，Vtt放置在底层，Vref放置在地层中专门划出的区域；连接在双核ARM CPU芯片与DDR3内存芯片之间的数据线、地址线和控制线布置在顶层和底层之间的中间布线层，两片DDR3内存芯片之间的地址线、控制线的连接线、双核ARM CPU芯片与千兆以太网口之间的连接线、双核ARM CPU芯片与QSPI接口之间的连接线也设置在顶层和底层之间的中间布线层。

本实用新型所述解密机控制板的PCB板，PCB板为8层，分别为顶层、第二层、第三层、电源层、第四层、地层、第五层和底层，双核ARM CPU芯片与DDR3芯片之间的数据线的低8位的线组、2条地址线、1条控制线以及两片内存之间的地址线、控制线的13条连接线布置在第三层；双核ARM CPU芯片与DDR3芯片之间的数据线的高8位的线组和2条地址线、3条控制线、2条控制时钟差分线以及两片内存之间的地址线、控制线的13条连接线布置在第四层；第五层全部为双核ARM CPU芯片与DDR3芯片之间的11条地址线、5条控制线和1条RESET线。这样15条地址线、9条控制线加上2条控制时钟差分线以及1条RESET线就分布在3个中间布线层中了，顶层和底层空闲区域铺地，CPU和DDR3芯片之间充分利用了内层空间，保证了信号完整性。

本实用新型所述解密机控制板的PCB板，双核ARM CPU芯片与DDR3芯片之间的数据线、地址线、控制线以及两片内存之间的地址线、控制线按照分组等长处理，其中每个内存芯片的数据线的低8位一组，数据线的高8位另一组，地址线、控制线一组，每组内的线等长。

本实用新型所述解密机控制板的PCB板，电源层划出芯片所需内核电源和外围电源的供电区域，Vtt放置在底层，Vref放置在地层中专门划出的区域，Vref的每个引脚上连接0.1uf 的去耦电容；双核ARM CPU芯片、DDR3芯片的每个电源引脚均连接一个滤波电容，双核ARM CPU芯片和滤波电容周边设置储能电容，去耦电容、滤波电容、储能电容设置于PCB板的底层。

本实用新型所述解密机控制板的PCB板，千兆以太网接口与千兆以太网收发器之间设有4对连接线，该4对连接线都需要传输数据， 4对连接线都需要按照差分布线要求进行布线，每对线为一组，每组内的两条线等长。

本实用新型所述解密机控制板的PCB板，千兆以太网接口下方的层不铺地和电源。

本实用新型所述解密机控制板的PCB板，双核ARM CPU芯片设置有扩展口，扩展口与双核ARM CPU芯片之间的连接线分布在PCB板的第二层、第三层、第四层和第五层，第二层还布置有JATG口的连线，第二层的其余部分铺地。

本实用新型的有益效果：本实用新型所述PCB设置为8层，专门布置了电源层和底层，可以充分隔离布线层，减少对信号完整性的影响。为了保持电源的稳定，电源层划出各种芯片所需的内核电源和外围电源的供电区域，Vtt放置在底层和Vref放置在地层中专门划出的区域，Vref的每个引脚上连接0.1uf 的去耦电容；双核ARM CPU芯片、DDR3芯片的每个电源引脚均连接一个滤波电容，双核ARM CPU芯片和滤波电容周边设置储能电容，电源的稳定是保证PCB平稳运行的关键所在。本实用新型通过布线涉及保持信号完整性，通过电源设计保证电源平稳运行，从而使使搭载双核ARM CPU芯片的控制板能够平稳运行。

附图说明

图1为双核ARM CPU芯片与DDR3芯片连接的电路原理图；

图2为千兆以太网接口与千兆以太网收发器的线路连接图；

图3为电源层设置的Vref供电区域的示意图；

图4为PCB板第三层的走线示意图；

图5为PCB板第四层的走线示意图；

图6为PCB板第五层的走线示意图。

具体实施方式

下面结合附图和具体实施例对本实用新型作进一步的说明。

一种解密机控制板的PCB板，解密机控制板上搭载双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口和电源模块，如图1所示，本实施例中，DDR3内存芯片为2片，双核ARM CPU芯片与两片DDR3内存芯片双向通信连接，图中U1表示载双核ARM CPU芯片，M1、M2分别表示两个DDR3内存芯片，两片DDR3芯片通过反射补偿电阻Rt连接至电源Vtt，两片DDR3芯片还需要0.75V的参考电压Vref。双核ARM CPU芯片通过QSPI接口与解密芯片通信连接，用于向解密芯片发送解密任务、接收解密结果，本实施例中，设有8个QSPI接口，即一个双核ARM CPU芯片可控制8个解密芯片。如图2所示，双核ARM CPU芯片通过千兆以太网接口与千兆以太网收发器KSZ9031RNX- PHY通信连接，图中，P2 、P3、 P4 、P5、P6、 P7、 P8、 P9表示千兆以太网接口，其左侧的线代表千兆以太网接口与千兆以太网收发器之间的连接线，千兆以太网接口与千兆以太网收发器之间设有4对连接线，该4对连接线都需要传输数据。双核ARM CPU芯片与DDR3芯片之间的地址线、控制线的末端增加反射补偿电阻和上拉电源，该上拉电源就是Vtt。

本实施例中，所述PCB板为N层，N为不小于4的偶数，双核ARM CPU芯片、DDR3内存芯片、千兆以太网接口、QSPI接口均设置于PCB板的顶层，反射补偿电阻设置于PCB板的底层，电源模块布置在电源层，连接在双核ARM CPU芯片与DDR3芯片之间的数据线、地址线和控制线布置在顶层和底层之间的中间层，两片DDR3芯片之间的地址线、控制线的连接线、双核ARM CPU芯片与千兆以太网口之间的连接线、双核ARM CPU芯片与QSPI接口之间的连接线也设置在顶层和底层之间的中线层。

本实施例中，PCB板为8层，分别为顶层、第二层、第三层、电源层、第四层、地层、第五层和底层，顶层和底层主要用于布置元器件，具体的布置方式上段已经描述，电源层分割为多块电源，用于提供电源，地层用于提供接地，第二层、第三层、第四层、第五层用于走线。

具体的说，双核ARM CPU芯片与DDR3芯片之间的数据线的低8位的线组、2条地址线、1条控制线以及两片内存之间的地址线、控制线的13条连接线布置在第三层；双核ARM CPU芯片与DDR3芯片之间的数据线的高8位的线组和2条地址线、3条控制线、控制时钟差分线（2条）以及两片内存之间的地址线、控制线的13条连接线布置在第四层；第五层全部为双核ARM CPU芯片与DDR3芯片之间的11条地址线、5条控制线和1条RESET线。这样15条地址线、9条控制线加上控制时钟差分线（2条）以及1条RESET线就分布在3个内层中了，CPU和DDR3芯片之间充分利用了内层空间，保证了信号完整性顶层和底层空闲区域铺地。

为了保证电平的稳定，如图3所示电源层划出各种芯片（具体是双核核ARM CPU芯片、DDR3芯片和千兆以太网收发器）所需的内核电源和外围电源的供电区域，Vtt放置在底层，Vref放置在地层中专门划出的区域，Vref是同一个参考电源，Vref的每个引脚上连接0.1uf 的去耦电容；并且双核ARM CPU芯片、DDR3芯片的每个电源引脚均连接一个滤波电容，该滤波电容靠近电源引脚设置，同时在双核ARM CPU芯片和滤波电容周边设置储能电容，去耦电容、滤波电容、储能电容设置于PCB板的底层。

本实施例中，千兆以太网接口与千兆以太网收发器之间设有4对连接线，该4对连接线都需要传输数据，所以4对连接线都需要按照差分线的要求布线，两条线的线宽为5mil ，间距10mil，每对线为一组，每组内的两条线要等长，具体线路图如图2所示。

本实施例中，千兆以太网接口的下方需要挖空，即千兆以太网接口下方的各层不能铺地和电源。千兆以太网接口与双核ARM CPU芯片的连接线需要等长，接收信号线一组、发送信号线一组，每组内的线等长。

本实施例中，双核ARM CPU芯片设置有扩展口，扩展口与双核ARM CPU芯片之间的连接线分布在PCB板的第二层、第三层、第四层和第五层，第二层还布置有JATG口的连线，为了隔离顶层和内存布线，第二层的其余部分铺地，实现隔离。

为了保证PCB平稳运行，PCB板上所有的蛇形绕线时，单线按3W原则、差分线按5W原则绕线，W为线宽，3W原则是线与线之间的距离保持3倍线宽，3W原则是线与线之间的距离保持5倍线宽，且保证各信号线组内间距按至少3H，不同组组间间距5H ，H为信号线到主参考平面的间距，地址线、命令线、控制线以VDD为参考平面。

本实用新型所述PCB设置为8层，专门布置了电源层和底层，可以充分隔离布线层，减少对信号完整性的影响。为了保持电源的稳定，电源层划出各种芯片所需的内核电源和外围电源的供电区域，Vtt放置在底层和Vref放置在地层中专门划出的区域，Vref的每个引脚上连接0.1uf 的去耦电容；双核ARM CPU芯片、DDR3芯片的每个电源引脚均连接一个滤波电容，双核ARM CPU芯片和滤波电容周边设置储能电容，电源的稳定是保证PCB平稳运行的关键所在。本实用新型通过布线涉及保持信号完整性，通过电源设计保证电源平稳运行，从而使使搭载双核ARM CPU芯片的控制板能够平稳运行。

以上描述的仅是本实用新型的基本原理和优选实施例，本领域技术人员根据本实用新型做出的改进和替换，属于本实用新型的保护范围。