满足用于相对于时钟的重复信号的设置/保持时间的制作方法

包括钟控数字逻辑的集成电路利用数据信号和控制信号进行操作。数据信号(或仅“数据”)是由电路评估的信号。控制信号可以用于集成电路内的变有效(assert)、复位或同步功能，并且可以被视为数据。

对于钟控数字设计，在时钟的有效边沿(上升边沿或下降边沿)处完成对控制/数据信号转变(在上升边沿或下降边沿处从无效(de-asserted)到有效(asserted))的评估。该信号评估被称为信号捕捉或锁存。

基于与时钟有效边沿相关的设置和保持时间来锁存控制/数据信号。设置(setup)是时钟有效边沿之前的控制/数据信号必须稳定(不变)以便可预测地锁存的最小时间。保持(hold)是时钟有效边沿之后的数据必须稳定(不变)以便可预测地锁存的最小时间。时钟设置/保持时间取决于电路设计，包括操作参数(例如建立时间(settlingtime)和信号路径时序要求)以及时钟/信号频率。

利用基于满足设置/保持要求的可预测锁存，信号捕捉可以是确定性的。因此，仅当控制/数据信号转变满足时钟设置/保持时间时，才能确定性地捕捉控制/数据信号。例如，在设置/保持窗口内发生在有效时钟边沿处的控制/数据信号转变不能相对于该时钟有效边沿被确定性地捕捉。

技术实现要素：

所描述的示例包括用于时钟生成的装置和方法，该时钟生成具有时钟相位调整以将时钟有效边沿设置/保持窗口相对于重复信号对齐，从而将重复信号(转变/使有效)定位在信号捕捉窗口内以满足设置/保持要求。

在所描述的示例中，一种电路包括用于捕捉相对于时钟的重复信号的时钟模块。该时钟模块包括：信号输入端，其接收具有重复信号转变的重复信号；时钟电路系统，其在时钟周期内提供具有有效时钟边沿和无效时钟边沿的时钟；以及信号捕捉电路系统，其基于确定设置/保持窗口的预定设置和保持时间在有效时钟边沿处捕捉重复信号转变。该时钟模块包括时钟相位调整电路系统以调整时钟相位，使得重复信号转变发生在设置/保持窗口之间的信号捕捉窗口内。

在其他描述的示例中，公开了一种用于具有多个设备和系统时钟发生器的系统的设备，该系统时钟发生器提供系统设备时钟和重复控制信号，该设备包括用于接收系统设备时钟的时钟接口，以及具有重复控制信号转变的重复控制信号。该设备包括：时钟模块，其基于系统设备时钟和重复控制信号生成内部设备时钟，该时钟模块包括时钟电路系统，以在时钟周期内提供具有有效时钟边沿和无效时钟边沿的内部设备时钟；以及信号捕捉电路系统，其基于确定设置/保持窗口的预定设置和保持时间在有效时钟边沿处捕捉重复控制信号转变。该时钟模块包括时钟相位调整电路系统以调整时钟相位，使得重复控制信号转变发生在设置/保持窗口之间的信号捕捉窗口内。

在进一步描述的示例中，一种用于捕捉相对于时钟的重复信号的方法包括：接收具有重复信号转变的重复信号；在时钟周期内生成具有有效时钟边沿和无效时钟边沿的时钟；基于确定设置/保持窗口的预定设置和保持时间，在有效时钟边沿处捕捉重复信号转变；以及调整时钟相位，使得重复信号转变发生在设置/保持窗口之间的信号捕捉窗口内。

附图说明

图1提供了示例性波形，其示出与重复控制/数据信号[20]相关的时钟[10]，包括示出与时钟有效边沿(t0)相关的设置和保持时间(tsetup和thold)，以确立设置/保持窗口[13]和先前的信号捕捉窗口(tvalid)[14]，并示出：(a)对于控制信号[20b]的信号捕捉，控制信号[20b]在t0信号捕捉窗口内变有效[21b]，并且在t0设置/保持窗口内被捕捉[22c](确定性地)；(b)对于控制信号[20d]的信号捕捉，控制信号[20d]在t0信号捕捉窗口之后(在设置/保持窗口[13]内)变有效[21d]，并且在下一个时钟有效边沿处被捕捉[22e](非确定性地)；以及(c)对于控制信号[20f]的非确定性信号捕捉，控制信号[20f]说明性地在t0信号捕捉窗口(tvalid)[14]和t0设置/保持窗口[13]之间的边界处变有效[21f]，使得信号捕捉[22g]非确定性地发生[22g1或22g2]。

图2提供了示出根据本发明的时钟生成的示例性波形，该时钟生成具有时钟相位调整以将设置/保持窗口[13、103]相对于重复控制信号[20]对齐，使得控制信号被定位在信号捕捉窗口[14]内以满足限定的设置/保持要求，包括示出示例性时钟相位调整，其中t0时钟有效边沿[10、11]被延迟[100、101]，使得先前的时钟无效边沿[10、12]与控制信号转变[20、21]对齐[100、102]，导致t0设置/保持窗口[13至103]和相关联的信号捕捉窗口[14至104]的相应延迟，使得控制信号转变[21]发生在t0时钟有效边沿[100、101]的信号捕捉窗口[104]内，并在t0设置/保持窗口[103]内被捕捉[22]。

图3示出了具有双adc[301a/301b]的示例性rf采样adc[300]，以及基于jesd204b生成的devclk(设备时钟)和sysref(时序相位基准)[310、320]重复控制信号的示例性jesd204b串行接口[303a/303b]和jesd204b时钟同步，并且包括示例性时钟分配和同步模块[400]，其基于sysref时序相位基准信号(与devclk同步的源)提供具有jesd204b子类1确定性链路迟滞合规性和多设备同步的本地多帧时钟(lmfc)[100]，该时钟分配和同步模块根据本发明生成具有devclk相位调整的lmfc时钟，使得sysref满足devclk设置和保持时间。

图4a和图4b示出根据本发明的示例性时钟发生器，该示例性时钟发生器具有时钟相位调整，以使得重复控制信号满足时钟设置和保持时间：图4a示出具有devclk(时钟)[401]相位调整以提供与sysref控制(时序相位基准)信号[402]对齐的信号捕捉窗口的示例性jesd204b(子类1)时钟分配和同步模块[400]，其包括具有时钟相位调整回路的可调延迟时钟发生器[420]，该回路包括相位比较器[440]和控制器[450]，以及可选的平均器[460]；并且图4b示出包括示例性多抽头传输线[430]的示例性可调延迟时钟发生器[420]。

图5提供了示例性波形，其示出根据本发明的时钟相位调整以将clock[100]设置/保持窗口相对于重复sysref控制信号[520]对齐，从而将重复sysref控制信号定位在信号捕捉窗口内以满足设置/保持要求，包括示出示例性时钟相位调整以将时钟无效边沿[102b]与sysref控制信号[521b](在信号捕捉窗口内)对齐，并且包括用于时钟相位调整的示例性校准模式[531、532]实施方式。

具体实施方式

所描述的示例包括时钟生成，其具有时钟相位调整以将时钟有效边沿设置/保持窗口相对于重复信号对齐，从而将重复信号(转变/变有效)定位在(有效)信号捕捉窗口内以满足设置/保持要求和设计示例(示例性实施方式)。

在本说明书中，“时钟”是指在指定频率下具有周期tclock并且具有有效边沿和无效边沿的时钟信号，根据本发明采用的惯例，有效边沿和无效边沿分别是上升时钟边沿和下降时钟边沿。“控制信号”是指需要在时钟有效边沿处被确定性地捕捉的重复控制或数据信号。“设置”和“保持”时间(“设置/保持”时间)由钟控数字电路设计的设计/制造要求预定，并且建立相对于时钟有效边沿的设置/保持窗口，在设置/保持窗口期间，控制信号可以被确定性地捕捉，其中在先前的信号捕捉窗口期间发生控制信号转变，使得控制信号满足用于确定性信号捕捉的时钟设置/保持要求。在感兴趣的操作时段内，时钟和控制信号两者都是重复和固定的频率。

简言之，时钟生成基于时钟相位调整以将设置/保持窗口相对于重复(控制/数据)信号对齐，从而将重复信号定位在信号捕捉窗口内以满足设置/保持要求。用于捕捉相对于时钟的重复信号的时钟模块包括：时钟电路系统，其在时钟周期内提供具有有效时钟边沿和无效时钟边沿的时钟；以及信号捕捉电路系统，其基于确定设置/保持窗口的预定设置和保持时间，在有效时钟边沿处捕捉重复信号转变。时钟相位调整电路系统被配置为调整时钟相位，使得重复信号转变发生在设置/保持窗口之间的信号捕捉窗口内。时钟相位调整可以基于：将时钟无效边沿与重复信号转变对齐；和/或将时钟和重复信号转变的连续相位比较取平均；和/或选择性地执行初始极性反转以生成极性反转时钟，并且然后调整极性反转时钟的时钟相位。一个示例性实施方式是jesd204b(子类1)，其相对于sysref时序控制基准来调整devclk相位。

图1示出示例性波形，其示出用于捕捉相对于时钟的控制信号的时序，例如以钟控数字逻辑来实施。这些示例性波形指示例如在用于控制信号(确定性)锁存的钟控数字设计中所需的相对于说明性设置和保持时间的信号捕捉。

具有周期tclock的时钟10包括在当前时钟周期中的时间t0处的有效边沿11。说明性设置和保持时间tsetup和thold被指示用于时钟有效边沿t0，从而限定设置/保持窗口13(根据钟控数字逻辑参数(包括时钟频率)来预定)。在t0时钟有效边沿处的设置/保持窗口13之前是信号捕捉窗口(tvalid)14，信号捕捉窗口14说明性地包括先前的时钟无效边沿12(尽管这不是对有效信号捕捉窗口的要求)。

随着时钟速度增加到吉(giga)采样时钟速率，tclock周期减小，使得用于设置/保持窗口内的确定性数据锁存的信号捕捉窗口(tvalid)被相应地约束，

tvalid＝tclock-tsetup-thold，

其可以具有100-200ps的量级，并相应地增加对时序裕量的约束，以满足设置和保持要求，包括在电路板级别和系统级别下的要求。

用于控制/数据信号捕捉(变有效/转变)的时序被图示为与t0时钟有效边沿相关，该时序包括说明性设置/保持窗口13和先前的信号捕捉窗口14。图示了针对控制信号20b的信号锁存(21b/21c)、针对控制信号20d的信号锁存(21d/21e)和针对控制信号20f的信号锁存(21f/21g)，其包括与时钟设置/保持窗口13相关的控制信号的确定性和非确定性信号捕捉。

参考与时钟10和t0时钟有效边沿11相关的控制信号20b，在t0设置/保持窗口13之前(特别是在t0设置时间开始之前)的t0时钟有效边沿之前的t0信号捕捉窗口14内，在21b处控制信号20b变有效(转变)。结果，控制信号20b满足设置/保持要求，并且在t0信号捕捉窗口13内(特别是在t0保持时间内)在22c处被(确定性地)捕捉。

参考与时钟10和t0时钟有效边沿11相关的控制信号20d，在先前的t0信号捕捉窗口14之后并且在t0设置时间开始之后，在21d处控制信号20d变有效(转变)，这对于t0时钟有效边沿来说确定性地晚。结果，控制信号20d在下一个tclock中在22e处(即在下一个时钟有效边沿的保持时间内)被(非确定地)捕捉。实际上，对于任何一次在设置/保持窗口内的控制信号转变，捕捉都是非确定性的，因为不能肯定地确定其将在该有效边沿处被捕捉还是在下一个有效边沿处被捕捉。

参考与时钟10和t0时钟有效边沿11相关的控制信号20f，控制信号20f名义上在t0信号捕捉窗口14和t0设置/保持窗口之间的边界21f处变有效(转变)。由于变化的结果是影响时序裕量的信号路径和逻辑设计，这种边界转变可以被认为是固有非确定性的，使得控制信号20f非确定地(不可预测地)在t0时钟周期中在t0设置/保持窗口内的22g1处被捕捉，或者在下一个时钟周期内在22g2处被捕捉。

图1中的时序约束说明如果要确定性地捕捉(锁存)控制信号，则它们需要被定位在设置/保持窗口之前的信号捕捉窗口内，从而提供足够的时序裕量以满足设置/保持要求。将控制信号定位在信号捕捉窗口内以满足设置/保持要求(时序裕量)的考虑因素可以包括考虑与控制/数据和时钟路径的差异(例如使用用于控制/数据的直流耦合和用于时钟的交流耦合)相关的信号路径和逻辑设计的变化，由于较高频率时钟信号相对于较低频率控制/数据信号的阻抗不连续性的影响导致的差分信号幅度(和相关的传播延迟)，以及制造变化、老化和温度或电源电压的改变。

图2提供了示出根据本发明的时钟生成的示例波形，该时钟生成具有时钟相位调整以将设置/保持窗口相对于重复信号对齐，从而将重复信号定位在信号捕捉窗口内以满足设置/保持要求。

时钟10包括在11处的有效边沿t0，其中针对t0时钟有效边沿的说明性设置和保持时间tsetup和thold限定设置/保持窗口13。在t0时钟有效边沿处的设置/保持窗口13之前是信号捕捉窗口(tvalid)14，信号捕捉窗口14说明性地包括先前的时钟无效边沿12。

重复控制信号20在21处变有效(转变)，其在针对t0时钟有效边沿的信号捕捉窗口14之后。在所示的示例中，控制信号20基本上在t0设置/保持窗口13内的t0时钟有效边沿处转变21。结果，该控制信号变有效(assertion)将不会确定性地在t0tclock中被捕捉，而是非确定性地在t0时钟有效边沿或下一个时钟有效边沿处被捕捉。

根据本发明的时钟相位调整用于将时钟设置/保持窗口相对于重复控制信号有效地对齐，使得控制信号被定位在先前的信号捕捉窗口内以满足限定的设置/保持要求。例如，相位调整时钟100相对于时钟10延迟，从而延迟t0时钟有效边沿11/101以及相关联的采样/保持窗口13/103，以将控制信号转变21在t0信号捕捉窗口14/104内对齐。

在所示示例中，t0时钟有效边沿10/11被延迟100/101，使得先前的时钟无效边沿12与控制信号转变20/21对齐100/102。该时钟相位调整有效地延迟了设置/保持窗口13/103以及相关联的信号捕捉窗口14/104。

作为时钟相位调整的结果，控制信号转变21被定位在有效的信号捕捉窗口100/104内，使得控制信号在t0设置时间tsetup之前变有效，从而满足在t0时钟有效边沿处的确定性信号捕捉的设置要求。结果，在针对t0时钟有效边沿的保持时间thold期间捕捉22控制信号。

因此，对于说明性时钟相位调整，控制信号转变21与时钟有效边沿之间的时钟无效边沿对齐，从而确保定位在有效的信号捕捉窗口100/104内，在t0时钟有效边沿的设置/保持窗口103之前转变(变有效)。该时钟相位调整为满足用于确定性地捕捉重复控制信号的设置/保持要求提供了最大时序裕量。

由于时钟10/100是周期性的，因此时钟相位调整将不会基于已相移的t0时钟有效边沿(其有效地相移设置/保持窗口)在用于捕捉控制信号20的时序中产生模糊性。而且，因为控制信号的时序影响时钟相位，所以控制信号有效地变为主时序对齐。

根据本发明具有时钟相位调整的时钟生成被用于有效地将设置/保持窗口相对于重复信号对齐，从而将重复信号定位在信号捕捉窗口内以满足设置/保持要求。根据本发明的用以满足设置/保持要求的时钟相位调整可以应用于需要基于相对于固定频率时钟的设置/保持要求而捕捉重复控制(或数据)信号的任何电路。

图3示出具有双adc301a和301b的示例rf采样adc300。adc300包括具有双jesd204b链路驱动器303a和303b的示例jesd204b串行接口。多设备时钟同步基于jesd204b(子类1)生成的设备时钟devclk310和时序相位基准sysref(重复)控制信号320。jesd204bdevclk和sysref由外部jesd204时钟发生器(未示出)提供。

示例时钟分配和同步模块400通过jesd204b差分时钟接口devclk±310/401和sysref±320/402接收。时钟分配和同步模块400生成内部本地多帧时钟(lmfc)100，该内部本地多帧时钟100为adc301a/301b提供采样时钟，并且为jesd204blinka/b驱动器303a/303b提供jesd204blmfc时钟。

lmfc时钟生成基于devclk和sysref，从而提供jesd204b子类1确定性链路迟滞合规性，并且多设备同步基于sysref时序相位基准控制信号(与devclk同步的源)。时钟分配和同步模块400基于时钟相位调整生成lmfc时钟，以根据本发明将lmfc时钟(设置/保持窗口)相对于sysref控制信号对齐，使得sysref控制信号被定位在信号捕捉窗口内，以满足lmfc(相位调整的devclk)的限定的设置/保持要求，包括rf采样adc300的操作要求。

图4a和图4b示出了示例时钟发生器模块400，其例如可以在图3的rf采样adc中实施(时钟分配和同步模块400)。时钟发生器400根据本发明实施具有时钟相位调整的时钟生成，以将devclk(时钟)设置/保持窗口相对于重复sysref(控制)时序基准信号对齐，从而将sysref定位在相移信号捕捉窗口内以满足设置/保持要求。

图4a示出了示例jesd204b(子类1)时钟发生器模块400，其具有用于接收devclk401和sysref402的接口。时钟发生器410包括可调延迟时钟发生器420以生成时钟100(lmfc)，该时钟100的相位被调整以将devclk设置/保持窗口相对于重复sysref控制信号对齐，从而将sysref定位在信号捕捉窗口内，以满足设置/保持要求。

时钟发生器410包括时钟相位调整回路，以控制用于可调延迟时钟发生器420的时钟相位调整。时钟相位调整回路包括相位比较器440和控制器450，以及可选的平均器460。重复控制信号(例如sysref)的优点是它可以被取平均，使得时钟的绝对时序布置和有效信号捕捉窗口的居中不受sysref控制信号的抖动(周期到周期的变化)的影响。

每次sysref控制信号转变时，相位比较器440确定时钟100是高还是低。相位比较结果被提供给(可选的)平均器460。平均器在由控制器450确定的时间段内收集来自相位比较器的结果，并且向控制器提供最常见的结果。

基于来自平均器460的相位比较结果，控制器450向可调延迟时钟发生器420提供时钟相位调整控制。

图4b示出包含(可选的)输入极性反转块422和示例多抽头传输延迟线430的示例可调延迟时钟发生器420。

极性反转是可选的。对于示例可调延迟时钟发生器420，极性反转被包括在时钟相位调整回路中以简化相位调整(减小所需的时钟相位调整范围)。控制器450向极性反转块422提供时钟反转使能信号451，以控制时钟极性反转。

多抽头传输延迟线430包括单位延迟元件431-430n，这些单位延迟元件将抽头输入提供给由来自控制器450的延迟选择信号452控制的n对1多路复用器239。基于来自控制器450的延迟选择信号452，多路复用器239选择输出相位调整的(延迟的)时钟100(例如图3中的lmfc时钟)。使用片上多抽头传输延迟线430来抑制来自时钟相位调整的抖动。

参考图4a/图4b，控制器450实施示例二进制搜索算法以调整时钟延迟，从而将极性反转信号451和延迟选择信号452提供给可调延迟时钟发生器420。对于示例实施例，对时钟进行相位调整(移位)直到时钟无效(下降)边沿与sysref转变(上升边沿)对齐。

基于具有可选步长大小的步长调整s来执行用于时钟相位调整的示例二进制搜索例程。控制器450将时钟延迟初始化为最大延迟设置的四分之一。然后，控制器执行示例时钟相位调整例程，指示平均器460从相位比较器440收集选定数量的相位比较结果：(a)如果来自平均器的结果为“高”，则当sysref转变时，时钟100大部分为高，因此控制器以步长大小s减少时钟延迟(延迟选择信号)；并且(b)如果来自平均器的结果为“低”，则当sysref转变时，时钟大部分为低，因此控制器以步长大小s增加时钟延迟(延迟选择信号)。

在每次时钟相位调整之后，控制器450重复示例时钟相位调整例程，其中可选步长大小s改变。针对示例时钟相位调整例程，对于第一次和第二次执行，s是最大延迟设置的1/4。对于第三次和所有后续执行，s是s的先前值的一半。

一旦步长大小s小于预定最小调整步长，则相位调整的(延迟的)时钟100的无效(下降)边沿基本上与sysref转变对齐，并且时钟相位调整例程完成。

如果时钟相位调整不具有足够的范围来将时钟无效边沿与sysref控制信号转变对齐，则示例时钟相位调整例程将使延迟设置饱和，并且有效信号捕捉窗口将不一定对齐(居中)到时钟无效边沿(图2，时钟无效边沿102与控制信号转变21对齐)，但是将是最大延迟设置的值的两倍。

由控制器450实施的用于时钟相位调整的示例二进制搜索例程被配置为将重复sysref控制信号转变居中于时钟有效边沿设置/保持窗口之间，并且与时钟无效边沿对齐。该示例时钟相位调整方法假定占空比为50％的时钟。示例时钟相位调整例程也假设sysref控制信号为高电平有效，然而该例程可以适用于低电平有效的转变。

示例时钟相位调整例程还利用了时钟信号可以被反转极性的事实(图4b，时钟反转使能信号451被提供给可调延迟时钟发生器420中的输入极性反转块422)。如上所述，极性反转通过减少所需的时钟相位调整范围来简化相位调整，从而优化sysref的采样实例。

图5提供了示例性波形，其示出根据本发明的时钟相位调整以将设置/保持窗口相对于重复sysref控制信号对齐，从而将sysref控制信号定位在信号捕捉窗口内以满足设置/保持要求。

devclk100最初未被调整，使得sysref控制信号520在时钟有效边沿101a和时钟无效边沿102a之间时钟为高期间进行转变521a。在时钟相位调整之后，devclk无效边沿102b与sysref转变521b对齐。

时钟相位调整可以实施为自动(例如在加电时)校准例程。校准模式由校准使能信号531(到图3和图4a中的时钟发生器410)启动，并在时钟相位调整后终止532，其中devclk无效边沿102b与sysref控制信号转变521b对齐。

在权利要求的范围内，所描述的实施例中的修改是可能的，并且其他实施例也是可能的。