一种SARADC高精度电容阵列校正方法与流程

本发明属于模拟集成电路领域，具体涉及一种saradc高精度电容阵列校正方法，用于校准高精度逐次逼近型模数转换器(以下简称saradc)中电荷重分配型dac中电容的大小，以提高saradc的线性度。

背景技术：

相对于模拟电路而言，数字电路拥有抗干扰能力强、可靠性高、集成度高等特点。因此数字电路在信号处理领域的应用极其广泛。数字电路处理的是数字信号，而自然界中大多数信号为模拟信号，把模拟信号转化为数字信号的模块称为模数转换器(以下简称adc)。常见的adc分为快闪型adc、流水线型adc、σ-δ型adc以及逐次逼近(sar)型adc，用户可根据速度和精度需求选择合适的adc。在高精度，低速adc中，比较常用的类型通常是σ-δ型adc以及逐次逼近(sar)型adc。高精度saradc因为其功耗低的特点，正在越来越广泛的被使用。

在高精度saradc中，高精度的dac是重要的组成部分，其常常由二进制电容阵列组成，通过不同电容的翻转实现不同的输出电压，具有结构简单，功耗低，易于控制等特点。而对于高精度电容阵列而言，由于工艺原因造成的不同电容之间的不匹配是造成输出线性度劣化的主要原因，这直接限制了高精度saradc的线性度。为了提高高精度saradc的线性度，本发明提出一种saradc高精度电容阵列的校正方法。

技术实现要素：

一种saradc高精度电容阵列校正方法，通过校正电容阵列补偿的方式，校正高精度saradc中电荷重分配式主电容阵列构成的dac的输出线性度。本发明的目的是为了解决高精度saradc中所采用的高精度电容阵列由于工艺偏差导致的电容失配问题

其中，所述saradc的校正电容阵列共有若干个，每个校正电容阵列又包含若干个以二进制关系分布的小型电容，其校正电容阵列的个数与每个校正电容阵列的容值大小与其对应的主电容阵列中的电容大小相关，所述校正阵列与主电容阵列中容值最大的电容记为高位电容，容值最小的电容记为低位电容。

saradc的工作模式分为校正模式与正常工作模式，芯片上电之后首先进入校正模式，通过内置校正逻辑在若干个时钟周期内完成校正，每个校正阵列得到其对应的校正信息。

当完成校正过程后，芯片进入正常工作模式，校正电容阵列携带校正模式下获得的校正信息跟随所述主电容阵列同时翻转，对主电容阵列翻转时的电压值进行补偿，提高整体dac的输出线性度。

其特征在于，所述高精度电容阵列校正方法包括以下步骤：步骤一、从校正阵列的最低位开始，将所述校正电容阵列、主电容阵列复位，同时进行一次预量化，记录此时的转换结果；步骤二、将主电容阵列校正位电容与其低位电容异向翻转，得到相应的残差电压，此电压为校正位电容与低位电容之差的电压域取值；步骤三、将步骤二得到的电压信息进行量化，量化结果储存于当前校正阵列所对应的寄存器中；步骤四、重复步骤二和步骤三，将得到的值逐次累加后通过移位寄存器进行平均值处理，同时和步骤一得到的预量化值比较，取其差值作为当前校正电容的最终结果；步骤五、此时步骤四得到主电容最低位的校正结果，并将结果存储于校正阵列寄存器中，随即校正更高位电容，翻转电容时将低于当前校正位的加载寄存器结果之后的校正阵列与被校正电容同时翻转，即可得到经过校正的电压信息，同时重复步骤二、三、四，得到高位校正结果，知道最高位电容校正结束；步骤六、此时校正过程已经完成，saradc进入正常工作模式。

本发明的有益效果主要是改善saradc中高精度电容阵列电容的失配情况，从而提高由高精度电容阵列组成的高精度dac所输出电压的线性度，最终改善saradc的sndr，inl，dnl，sfdr等指标。

附图说明

图1为本发明的结构示意图。

具体实施方式

下面结合附图和具体实施例，对本发明进行详细的描述。

本发明提出的saradc高精度电容阵列校正方法适用于使用了高精度电容阵列的saradc,如图1所示给出了一种14bitsaradc整体结构，本实施实例中以此为例，包括14位高精度电荷重分配式电容阵列，即主阵列，权重分别为4096,2048,……,1,1，分别将其记为c13-c0；根据二进制电容排列的第一至第七dac校正电容阵列，分别对应主阵列中最大的七位电容，其位数分别为9,8,8,7,6,5,5，将这七个校正电容阵列记为t13-t7，且校正阵列单位电容容值为主电容阵列的二分之一；校正逻辑包括一个可复用的16位加法器以及移位寄存器；同时adc还包括基础的sar逻辑控制器与比较器。

步骤一、从校正阵列的最低位开始，将所述校正电容阵列、主电容阵列复位，所有电容充电至vcm电平，同时进行一次预量化，记录此时的转换结果，将其作为比较器offset信息记录；步骤二、将主电容阵列校正位电容，假设为cn位电容，与其低位电容，即cn-1至c0，异向翻转，根据电荷重分配公式，cn与cn-1至c0电容容值之和之间由于工艺适配导致的偏差，会在电容上极板上形成到相应的残差电压；步骤三、将步骤二得到的电压信息进行量化，量化结果储存于当前校正阵列所对应的寄存器中，对应t13-t7；步骤四、重复步骤二和步骤三，将得到的值逐次累加后通过移位寄存器进行平均值处理，移位处理后重新存储至t13-t7所对应的寄存器中，同时和步骤一得到的预量化值比较，取其差值作为当前校正电容的最终结果；步骤五、此时步骤四得到主电容需要校正电容中最低位，即c7，的校正结果，并将结果存储于校正阵列寄存器t7中，随即校正更高位电容，翻转电容时将低于当前校正位的加载寄存器结果之后的校正阵列与被校正电容同时翻转，即可得到经过校正的电压信息，同时重复步骤二、三、四，得到高位校正结果，直到最高位电容c13校正结束；步骤六、此时校正过程已经完成，saradc进入正常工作模式。

本领域的普通技术人员应当理解，可以对本发明做出修改和变形组合，但在不脱离本方案的精神的范围内，均应涵盖在本发明的权利保护范围之内。

技术特征：

技术总结
一种SAR ADC高精度电容阵列校正方法，属于模拟集成电路技术领域。本发明基于传统SAR ADC的全数字片上电容校准技术。其中，所述SAR ADC的校正电容阵列有若干个，每个校正电容阵列包含若干个以二进制关系分布的小型电容，校正电容阵列的个数与每个校正电容阵列的大小与其对应的主电容阵列中的电容大小相关。SAR ADC的工作模式分为校正模式与正常工作模式，上电之后首先进入校正模式，通过内置校正逻辑在若干个时钟周期内完成校正，校正阵列得到其对应的校正信息。完成校正后芯片进入正常工作模式，校正电容阵列携带校正信息跟随所述主电容阵列同时翻转，对DAC输出电压进行补偿，提高DAC的输出线性度，达到提升ADC精度与线性度的目的。

技术研发人员：冯尧;周雄;李强
受保护的技术使用者：电子科技大学
技术研发日：2019.01.21
技术公布日：2019.05.24