锁相环防频率过冲电路的制作方法

本发明属于锁相环技术领域，尤其涉及对变频期间输出频率过冲或过低较敏感的片上系统时钟发生器的锁相环防频率过冲电路。

背景技术：

随着片上系统的复杂度和性能日益精进，片上系统的时钟设计要求除了最高频率更高、变频时间更短、面积及功耗更小等，也要求变频期间频率稳定。因为频率大幅过冲会违反片上系统的时钟时序要求，频率大幅过低会极大降低应用处理器性能。

通常，基于环形振荡器的整数分频型锁相环以其面积和功耗上的优势成为片上系统时钟发生器的常用结构。根据变频方法的不同其又可分为两种结构：一种是固定输入参考频率、改变环路分频器控制字，如图1（a）所示；另一种通过前级串联额外数字频率综合器来改变输入参考频率、固定环路分频器控制字，如图1（b）所示。然而由于大幅变频时的相位阶跃，两种结构都会发生频率过冲(上变频)或过低(下变频)。传统的解决方法包括：一、采用大面积增加环路滤波器电容来提高相位裕度，但牺牲面积增加成本；二、采用增加变频次数降低单次变频幅度，但牺牲变频时间；三、采用在变频时先切换到一个额外的参考频率(通常为晶振时钟)，等锁相环稳定于新频率后再切换回锁相环输出，此法最为常用，但系统变频期间工作在低频参考频率，牺牲了应用处理器性能。

因此，如何能以更小代价降低锁相环变频期间频率过冲或过低是本领域技术人员亟待解决的问题。

技术实现要素：

针对现有技术中的缺陷，本发明目的在于提供一种解决上述技术问题的锁相环防频率过冲。

为解决上述技术问题，本发明锁相环防频率过冲电路，包括环路滤波器(220)、第一压控振荡器(240)、第一后分频器(250)及环路分频器(270)；

还包括：

采样保持电路(230)，所述采样保持电路(230)的输入端与所述环路滤波器(220)的输出端电连接；

第二压控振荡器(241)，所述第二压控振荡器(241)的输入端与所述采样保持电路(230)的输出端电连接；

第二后分频器(251)，所述第二后分频器(251)的输入端与所述第二压控振荡器(241)的输出端电连接；

选择器(260)，所述选择器(260)的输入端分别与所述第一后分频器(250)的输出端及所述第二后分频器(251)的输出端电连接；

逻辑控制模块(280)，所述逻辑控制模块(280)分别与所述选择器(260)、第一后分频器(250)、所述第二后分频器(251)、采样保持电路(230)及所述环路分频器(270)电连接。

优选地，所述环路滤波器(220)包括：

环路滤波组件，所述环路滤波组件的一端与输入信号连接，所述环路滤波组件的另一端接地；

低通滤波组件，所述低通滤波组件与所述环路滤波组件并联，所述低通滤波组件的一端与输入信号连接，所述低通滤波组件的另一端接地。

优选地，所述低通滤波组件包括串联的第一电阻(222)和第一电容(223)；其中

所述第一电阻(222)的一端与输入信号连接；

所述第一电容(223)的一端接地；

所述采样保持电路(230)的输入端连接在所述第一电阻(222)与所述第一电容(223)之间。

优选地，所述环路滤波组件为二阶环路滤波器或三阶环路滤波器。

优选地，所述采样保持电路(230)包括：

开关(231)，所述开关(231)的一端与所述环路滤波器(220)的输出端电连接，所述开关(231)的另一端与所述第二压控振荡器(241)的输入端电连接，所述逻辑控制模块(280)与所述开关(231)电连接；

第二电容(232)，所述第二电容(232)的一端与所述开关(231)的另一端电连接，所述第二电容的另一端接地。

优选地，所述第二电容(232)为抗耦合电容。

优选地，所述控制逻辑模块(280)包括相互电连接的变频信号检测器(281)、计数器(282)及频率控制字产生器(283)；其中

所述频率控制字产生器(283)分别与所述选择器(260)、第一后分频器(250)、所述第二后分频器(251)、采样保持电路(230)及所述环路分频器(270)电连接。

优选地，所述选择器(260)为去毛刺二选一选择器。

优选地，还包括电荷泵(210)，所述电荷泵(210)的输出端与所述环路滤波器(220)的输入端电连接。

优选地，还包括鉴频鉴相器(200)，所述鉴频鉴相器(200)的输出端与所述电荷泵(210)的输入端电连接。

与现有技术相比，本发明锁相环防频率过冲具有以下优点：适用于应用在片上系统的基于环形振荡器的锁相环电路，具备突出的实质性特点和显著的进步性：利用额外备用通路与主通路的切换防止变频不稳定期间的频率过冲或过低，避免了对锁相环时钟抖动、环路稳定性等性能影响；避免了额外大面积电容提高环路稳定性；实现变频一步到位，无需多次小步长变频，节省了变频时间；无需在变频期间切换到外部参考频率，对应用处理器性能的影响降到最低。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征目的和优点将会变得更明显。

图1(a)为现有技术的锁相环系统结构示意图；

图1(b)现有技术的前级串联数字频率综合器的锁相环系统结构示意图；

图2为本发明提供的应用于锁相环变频期间防止输出频率过冲或过低的技术示意图；

图3为本发明提供的环路滤波器示意图；

图4为本发明提供的采样保持电路结构图；

图5为本发明提供的控制逻辑模块结构图；

图6为本发明提供的锁相环变频时各控制信号的时序图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和修改。

如图2～图6所示，本发明如图2所示，本发明提供了一种应用于降低锁相环变频期间频率过冲或过低的技术，电路至少包括：

环路滤波器220、采样保持电路230、第一压控振荡器240、第二压控振荡器241、第一后分频器250、第二后分频器251、去毛刺二选一选择器260、环路分频器270及控制逻辑模块280。

如图2所示，环路滤波器220的输入连接于电荷泵210，输出vmid接入采样保持电路230，输出vctrl1接入第一压控振荡器240，用于对电荷泵210的输出信号滤波。

如图2所示，采样保持电路230的输入连接于环路滤波器220输出端vmid，输出接入第二压控振荡器241输入vctrl2，用于将控制电压vctrl2变频前的电压值保持住。

如图2所示，第一压控振荡器240的输入连接于环路滤波器220输出端vctrl1，输出接入第一后分频器250，受控制电压vctrl1控制，用于调节震荡频率fvco1。

如图2所示，第二压控振荡器241的输入连接于采样保持电路230输出端vctrl2，输出接入第二后分频器251，受控制电压vctrl2控制，用于调节震荡频率fvco2。

如图2所示，第一后分频器250的输入连接于第一压控振荡器240及去毛刺二选一选择器260输入端a，用于对第一压控振荡器240的输出信号进行分频，分频比为m1。

如图2所示，第二后分频器251的输入连接于第二压控振荡器241及去毛刺二选一选择器260输入端b，用于对第二压控振荡器241的输出信号进行分频，分频比为m2；

如图2所示，去毛刺二选一选择器260的输入分别连接于第一后分频器250及第二后分频器251，输出为锁相环最终输出，用于切换输出频率，且切换过程无毛刺。

如图2所示，控制逻辑模块280的输入连接于锁相环频率控制字divr<7:0>，输出分别接入采样保持电路230开关控制信号enb、第一后分频器250频率控制字m1<4:0>、第二分频器251频率控制字m2<4:0>及去毛刺二选一选择器260控制信号sel。

更具体地，如图3所示，环路滤波器220由传统二阶或三阶环路滤波器221、第一电阻222及第一电容223组成；其中第一电阻222与第一电容223串联再与二阶或三阶环路滤波器221并联，并联后的一端为输入输出vctrl1，另一端接地，第一电阻222与第一电容223串联的中间节点为输出vmid。

更具体地，如图3所示，第一电阻222与第一电容223实际构成低通滤波器，第一电阻222与第一电容223的取值应保证低通滤波器极点远小于锁相环环路带宽；更优选地，也可采用环路滤波器221中已有的低通节点作为vmid，以节省面积；应当注意，在变频前的环路锁定时期，vmid等同于vctrl1滤除高频跳动后的静态值。

更具体地，如图4所示，采样保持电路230在开关控制信号enb为高时，呈采样状态，输出vctrl2跟随输入vmid变化；在开关控制信号enb为低时，呈保持状态，vctrl2和vmid断开连接，断开瞬时的vmid被保存在第二电容232上，直到下次开关打开。

更具体地，如图2所示，第二压控振荡器241与第一压控振荡器240电路一致，第二后分频器251与第一后分频器250电路一致；第一压控振荡器240、第一后分频器250组成主通路，采样保持电路230、第二压控振荡器241、第二后分频器251组成备用通路。

如图5所示，控制逻辑模块280为数字逻辑，由变频信号检测器281、计数器282、频率控制字产生器283组成：变频信号检测器281在锁相环系统频率控制字divr<7:0>发生变化后，产生脉冲divr_change；计数器282在脉冲divr_change下降沿开始计数，计数若干个参考频率后计数结束取决于频率变化最剧烈所用时间，由仿真预估，产生cnt_done信号；频率控制字产生器283将divr<7:0>译码并适时更新环路分频器270控制字n<4:0>、第一后分频器250频率控制字m1<4:0>及第二后分频器251频率控制字m2<4:0>。

更具体地，如图5所示，控制逻辑模块280中各模块均由锁相环输入参考时钟clkref同步。

优选地，计数器282可以由锁定检测电路代替。

如图6所示，本发明提供一种变频控制方法，由控制逻辑模块控制变频时序。变频分为三个阶段：变频初始阶段、变频中间阶段及变频完成阶段。

如图6所示，变频初始阶段：变频前，主通路与备用通路震荡频率一致；变频发生，采样保持电路230enb由开启变为关断，去毛刺二选一选择器260将输出从主通路切换到备用通路，此时输出频率保持不变。

如图6所示，变频中间阶段：频率控制字更新为新值，主通路发生相位阶跃，出现频率过冲上变频或过低下变频，锁相环失锁并在负反馈作用下逐渐重新锁定；当锁相环重新锁定后，去毛刺二选一选择器260将输出从备用通路切换回主通路。

如图6所示，变频结束阶段：采样保持电路230重新导通，备用通路和主通路震荡频率再次一致。

具体地，变频前第一后分频器250、第二后分频器251频率控制字m1<4:0>、m2<4:0>一致；第二压控振荡器241控制电压vctrl2等于第一压控振荡器240控制电压滤除高频跳动后的静态值vctrl2＝vmid＝vctrl1；故主通路与备用通路震荡频率一致。

具体地，如图6所示，变频发生时，即divr<7:0>产生变化，变频信号检测器281产生脉冲divr_change，脉冲时长一个clkref周期；divr_change下降沿使enb由高变低，采样保持电路230关断，vctrl2被保持住仍等于vctrl1。

具体地，如图6所示，在采样保持电路230enb由开启变为关断持续一个clkref周期后，去毛刺二选一选择器260sel由低变高，将输出从备用通路切换回主通路。

具体地，如图6所示，在变频中间阶段，环路分频器270频率控制字n<7:0>与第一后分频器250频率控制字m1<7:0>更新，第二后分频器251频率控制字m2<4:0>保持不变；故主通路震荡频率更新，备用通路震荡频率保持不变。

具体地，如图6所示，计数器282计数完成，进入变频结束阶段：先将去毛刺二选一选择器260sel状态切换，输出从备用通路切回主通路，等待一个clkref周期后，再将采样保持电路230再次开启，使vctrl2重新跟随vctrl1；同时第二后分频器251频率控制字m2<4:0>更新，与第一后分频器250频率控制字m1<4:0>一致；故主通路与备用通路震荡频率再次一致。

综上所诉，本发明主要利用额外备用通路与主通路的切换，使变频期间输出保持在变频前的频率，实现变频一步到位且变频期间输出频率无过冲或过低。由于备用通路独立于锁相环回路外，故对锁相环时钟抖动、环路稳定性等性能无影响；避免了额外大面积电容提高环路稳定性；实现变频一步到位，无需多次小步长变频，节省了变频时间；无需在变频期间切换到外部参考频率，对应用处理器性能的影响降到最低。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。