电平转换锁存器电路的制作方法

背景技术：

本节旨在提供与理解本文中所描述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不暗示它是现有技术。一般地，相关技术可以被认为是现有技术或者可以不被认为是现有技术。因此，应当理解的是，本节中的任何陈述应当从这个角度来解读，而不应作为对现有技术的任何承认。

在常规电路设计中，存储器通常具有通电顺序，设计者必须遵循通电顺序以避免直流(dc)路径。例如，一些核心电压相关的存储器必须先上电，并稍后断电，以避免过度泄漏。此外，在一些实例中，在正常操作期间，核心电压和外围电压必须是接通的，以用于电源门控(pg)实例和非pg实例二者。如果pg引脚处于核心电压范围内，则可以将外围电压断电，并且有时可以降低核心电压以便在保持模式下操作。此外，在一些实例中，保持电压电平可以通过技术节点及其比特单元确定。然而，与保持模式有关的常规电路设计可能是低效的，并且消耗较大面积。

附图说明

本文参考附图描述了各种技术的实现方式。然而，应当理解，附图仅示出了本文所描述的各种实现方式，并不意在限制本文所描述的各种技术的实施例。

图1示出了根据本文所描述的各种实现方式的电平转换锁存器电路的图。

图2示出了根据本文所描述的各种实现方式的使用电平转换锁存器电路的控制信号生成电路的图。

图3示出了根据本文所描述的各种实现方式的上电复位(por)电路的图。

图4示出了根据本文所描述的实现方式的使用上电复位(por)电路和电平转换锁存器电路的控制信号生成电路的图。

图5示出了根据本文所描述的实现方式的用于制造具有电平转换锁存器功能的集成电路的方法的过程流程图。

图6示出了根据本文所描述的各种实现方式的用于制造具有上电复位(por)功能的集成电路的方法的过程流程图。

具体实施方式

本文所描述的各种实现方式指代并涉及电平转换锁存器电路和上电复位(por)电路。例如，本文所描述的一些实现方式与在各种存储器应用中实现灵活的通电和断电顺序的电路有关。在一些实现方式中，可以使用保持信号来抑制或防止dc路径生成，并且抑制或防止不必要的保持状态。在该实例中，对于初始通电，本文所描述的各种方案和技术允许通电/断电顺序只要一个电源在另一个电源开始斜升之前完全斜升即可。

现在本文将参考图1至图6详细描述电平转换锁存器电路的各种实现方式。

图1示出了根据本文所描述的各种实现方式的电平转换锁存器电路100的图。在一些实现方式中，电平转换锁存器电路100可以被制造为以电平转换功能和锁存器功能操作的集成电路(ic)。

如图1所示，电平转换锁存器电路100可以包括被布置为用作锁存器的第一器件(n0、n1、n2、n3)，第一器件(n0、n1、n2、n3)可以包括内部器件(n1、n2)和外部器件(n0、n3)。术语内部和外部是与图1的电路100中的第一器件的相对位置相关联的相对术语，因此，可以在不更改图1中的电路100的范围和功能的情况下，使用其他术语来描述第一器件。

在一些实现方式中，如图1所示，可以用晶体管来实现第一器件(n0、n1、n2、n3)。例如，可以用n型金属氧化物半导体(nmos)晶体管来实现第一器件(n0、n1、n2、n3)。

电平转换锁存器电路100可以包括第二器件(p0、p1、p2、p3)，第二器件(p0、p1、p2、p3)耦接到第一器件(n0、n1、n2、n3)且被布置为用作电平转换器。第二器件(p0、p1、p2、p3)可以包括上部器件(p0、p1)和下部器件(p2、p3)，下部器件(p2、p3)的输出交叉耦接到内部器件(n1、n2)和上部器件(p0、p1)的栅极。术语上部和下部是与图1的电路100中的第二器件的相对位置相关联的相对术语，因此，可以在不更改图1中的电路100的范围和功能的情况下，使用其他术语来描述第二器件。

在一些实现方式中，如图1所示，可以用晶体管来实现第二器件(p0、p1、p2、p3)。例如，可以用p型mos(pmos)晶体管来实现第二器件(p0、p1、p2、p3)。

电平转换锁存器电路100可以包括输入信号(nret、bret)，该输入信号(nret、bret)可以被施加到外部器件(n0、n3)和下部器件(p2、p3)的栅极，从而根据下部器件(p2、p3)的输出生成输出信号(nlvl、nretc)，该输出信号(nlvl、nretc)被施加到内部器件(n1、n2)和上部器件(p0、p1)的栅极，以激活对输出信号(nlvl、nretc)的锁存。

在一些实现方式中，输入信号(nret、bret)可以包括第一保持信号(nret)和第二保持信号(bret)，输出信号可以包括反馈信号，例如包括第一反馈信号(nlvl)和第二反馈信号(nretc)。如图1所示，第一反馈信号(nlvl)可以由下部器件中的第一下部器件(p2)在节点n1处输出，并且可以从节点n1施加到内部器件中的第一内部器件(n2)的栅极，以及从节点n1施加到上部器件中的第一上部器件(p1)的栅极。此外，第二反馈信号(nretc)可以由下部器件中的第二下部器件(p3)在节点n2处输出，并且可以从节点n2施加到内部器件中的第二内部器件(n1)的栅极，以及从节点n2施加到上部器件中的第二上部器件(p0)的栅极。此外，如图1所示，输入信号(nret、bret)可以被施加到外部器件(n0、n3)和下部器件(p2、p3)的栅极以激活保持控制。

电平转换锁存器电路100可以包括逻辑门102，逻辑门102在节点n2处耦接到下部器件中的第二下部器件(p3)的输出，逻辑门102可以从节点n2接收来自下部器件中的第二下部器件(p3)的第二反馈信号(nretc)。在一些实例中，逻辑门102可以用反相器来实现，并且在该实例中，反相器可以接收并反转第二反馈信号(nretc)，以便提供互补的保持信号(retc)作为电路100的保持控制输出信号。

在一些实现方式中，电平转换锁存器电路100可以在第一电压域(vddce)中操作，其中如图1所示，电路100和相关组件耦接在第一电压域(vddce)中的第一电压源与第二电压源(vss)或地(gnd)之间。此外，如图所示，电平转换锁存器电路100可以包括在第二电压域(vddsoce)中操作的保持信号生成电路104。例如，输入信号可以包括第一保持信号(nret)和第二保持信号(bret)以及保持控制信号(ret)。如图所示，可以将保持控制信号(ret)提供为反相器112的输入，以便反转并生成第一保持信号(nret)，可以将第一保持信号(nret)提供为另一反相器114的输入，以便反转并生成第二保持信号(bret)。因此，在该实例中，然后可以将第一保持信号(nret)提供给器件(p2、n0)，以及可以将第二保持信号(bret)提供给器件(p3、n3)。

电平转换锁存器电路100可以在使用各种类型的存储器应用(例如，随机存取存储器(ram)，包括静态ram(sram)和/或任何其他类型的易失性存储器)中被实现为集成电路(ic)。在一些实现方式中，电平转换锁存器电路100可以被实现为具有双轨存储器架构和各种相关电路的ic。可以将电平转换锁存器电路100与计算电路和相关组件集成在单个芯片上。此外，电平转换锁存器电路100可以实现在用于各种电子应用、移动应用、自动应用和其他相关应用(包括用于iot(物联网)应用的低功率传感器节点)的嵌入式系统中。

在一些实现方式中，可以在第一电压域(vddce)仍然接通时将第二电压域(vddsoce)断电以用于保持模式，即使由于vddsoce断电之后的浮置而引起pg控制引脚信息丢失。内部vddsoce接头可以是接通的，但是输入引脚(即数据/地址)浮置，因为它们也位于vddsoce域中。为了避免在vddsoce和vddce的接口中创建dc路径，图1示出了电平转换锁存器电路100，以在pg引脚位于vddsoce域中且vddsoce域浮置时，在vddce域中保持pg控制信号值。

图2示出了根据本文所描述的各种实现方式的使用图1的电平转换锁存器电路100的控制信号生成电路200的图。参考图2，其中描述的组件在范围和功能上与图1中示出和描述的相关组件类似。

如图2所示，控制信号生成电路200可以包括图1的电平转换锁存器电路100、在第一电压域(vddce)中操作的第一缓冲器212和在第二电压域(vddsoce)中操作的第二缓冲器214。如上文所述，电平转换锁存器电路100可以接收第一电压域(vddce)中的第一源电压和第二电压域(vddsoce)中的第二源电压。在一些实现方式中，电平转换锁存器电路100可以将电压从第二电压域(vddsoce)上移到第一电压域(vdcce)。在一些实例中，电平转换锁存器电路100可以在第二电压域(vddsoce)断电之后锁存保持控制信号(ret)。此外，在一些实例中，电平转换锁存器电路100可以在第二电压域(vddsoce)断电之后且当保持控制信号(ret)浮置或保持为低时锁存保持控制信号(ret)。

电平转换锁存器电路100可以接收第二电压域(vddsoce)中的保持控制信号(ret)，电平转换锁存器电路100可以基于保持控制信号(ret)向第一缓冲器212提供输出信号。第一缓冲器212可以耦接到电平转换锁存器电路100的输出，从而接收电平转换锁存器电路100的输出。第一缓冲器212可以基于来自电平转换锁存器电路100的输出来提供第一内部保持信号(in_ret_vddce)，以在第一电压域(vddce)中驱动外部电路(例如，存储器电路)的一部分。此外，第二缓冲器214可以接收保持控制信号(ret)，并且第二缓冲器214还可以基于保持控制信号(ret)来提供第二内部保持信号(in_ret_vddsoce)，以在第二电压域(vddsoce)中驱动外部电路(例如，存储器电路)的另一部分。第一缓冲器212和第二缓冲器214可以用各种类型的逻辑门来实现，例如一个或多个反相器或者“非(not)门”。

图2示出了具有电平转换锁存器电路100的控制信号生成电路200。在一些实现方式中，通过使用电平转换锁存器电路100，在vddsoce断电之后，为vddce域保持电力控制信号(in_ret_vddce)以避免丢失保持信息。电力控制信号(in_ret_vddce)可以在vddsoce断电之后仍然为高，所以vddce接头仍然可以是断开的以抑制或防止任何dc路径。另一个电力控制信号(in_ret_vddsoce)可以用于控制vddsoce域中的接头。驱动保持信号(ret)的逻辑需要使用与nret驱动器相同的电源来供电，以确保nret保持在逻辑零(0)。然后，电平转换锁存器电路100可以将正确的信号锁存。pg引脚的外部电力需要先斜升，因为pg控制信号需要控制接头以确保它们全部断开。否则，可能创建dc路径。为了实现灵活的通电顺序，需要使用电路来感测外部电力，以确保在所有外部电力通电之前阻塞pg引脚。因此，图3提供了上电复位(por)电路300来帮助感测外部电力，并且如下文所述，如果vddsoce或vddce仍然在斜升，则por电路300将阻塞最后的“或非(nor)门”，使得nret仍然为低并且确保内部电源门控(pg)断开。

图3示出了根据本文所描述的各种实现方式的上电复位(por)电路300的电路图。在一些实现方式中，可以使用por电路300来感测外部电力。

如图3所示，por电路300可以包括在第一电压域(vddce)中操作的第一电路302。第一电路302包括多个器件，例如晶体管p4、p5、n4、n5、“与非(nand)门”和“或非(nor)门”，它们一起耦接在多个源电压vddce和vss(或地gnd)之间，以向晶体管p8、n8的栅极提供第一控制信号312。“与非(nand)门”和“或非(nor)门”可以用3输入门来实现；然而，可以使用任何数量的输入和/或可以使用任何其他类型的门来提供类似的操作。

此外，por电路300可以包括在第二电压域(vddsoce)中操作的第二电路304。第二电路304可以包括多个器件，例如晶体管p6、p7、n6、n7、p9、p10、“与非(nand)门”和“或非(nor)门”，它们一起耦接在多个源电压vddsoce和vss(或地gnd)之间，以向晶体管p9、n9的栅极提供第二控制信号314。第二电路304还可以向晶体管p10的栅极以及向晶体管p13的栅极提供激活信号316。“与非(nand)门”和“或非(nor)门”可以用3输入门来实现；然而，可以使用任何数量的输入和/或可以使用任何其他类型的门来提供类似的操作。

por电路300可以包括逻辑门306，该逻辑门306耦接到第一电路302和第二电路304，以便从第一电路302接收第一控制信号312以及从第二电路304接收第二控制信号314作为输入，并且基于第一控制信号312和第二控制信号314提供第三控制信号(ret_out)作为第一电压域(vddce)中的输出。在一些实例中，逻辑门306可以包括多个晶体管p8、n8、n9，它们被布置为用作“与非(nand)门”；然而，可以使用任何数量的晶体管和/或可以实现任何其他类型的门来提供类似的操作。

por电路300可以包括第三电路308，该第三电路308从第二电路304接收第二控制信号314，基于第二控制信号314对保持信号(ret)进行保持，并且将保持信号(ret)提供给逻辑门306的输出。在一些实现方式中，当第一电压域(vddce)上升到高电压状态且当第二电压域(vddsoce)保持在低电压状态时，第三电路308可以基于第二控制信号314对保持信号(ret)进行保持。此外，当第一电压域(vddce)完全通电或完全上升到高电压状态且当第二电压域(vddsoce)开始通电或开始向高电压状态上升时，第三电路308可以基于第二控制信号314对保持信号(ret)进行保持。如图所示，第三电路308可以包括多个器件，例如晶体管p11、p12、n13、n10和反相器，它们一起耦接在多个源电压vddce和vss(或地gnd)之间，以在节点n3处向输出逻辑门322(例如，或非(nor)门)提供中间信号320。

在一些实现方式中，第二电路304和第三电路308可以一起工作以提供por功能和电平转换功能。如图所示，输出逻辑门322接收来自节点n3的中间信号320和保持信号(ret)，输出逻辑门322提供第三控制信号(ret_out)作为第一电压域(vddce)中的输出。

图4示出了根据本文所描述的各种实现方式的使用上电复位(por)电路300a、300b和电平转换锁存器电路100的控制信号生成电路400的图。

如图4所示，控制信号生成电路400可以包括上电复位(por)电路300a、300b，例如包括用于第一电压域(vddce)的第一por电路300a和用于第二电压域(vddsoce)的第二por电路300b。控制信号生成电路400可以包括耦接在第一por电路300a和第二por电路300b之间的电平转换锁存器电路100。在各种实现方式中，电平转换锁存器以电平转换功能和锁存器功能操作。电平转换锁存器电路100可以接收保持信号(ret)。电平转换锁存器电路100可以将电压从第二电压域(vddsoce)上移到第一电压域(vdcce)。电平转换锁存器电路100可以在第二电压域(vddsoce)断电之后锁存保持控制信号(ret)。此外，电平转换锁存器电路100可以在第二电压域(vddsoce)断电之后且当保持控制信号(ret)浮置或保持为低时锁存保持控制信号(ret)。

控制信号生成电路400可以包括第一逻辑门402，该第一逻辑门402耦接到第一por电路300a的输出和电平转换锁存器电路100的输出。第一逻辑门402可以基于来自第一por电路300a的输出和来自电平转换锁存器电路100的输出，在第一电压域(vddce)中提供保持信号(ret)。

控制信号生成电路400可以包括第二逻辑门404，该第二逻辑门404接收保持信号(ret)并且耦接到第二por电路300b的输出。第二逻辑门404可以基于保持信号(ret)和来自第二por电路300b的输出，在第二电压域(vddsoce)中提供保持信号(ret)。

通过这种方式，图4示出了具有电平转换锁存器电路100的控制信号生成电路400。在一些实现方式中，电路400与电平转换锁存器电路100的组合允许使vddsoce域断电以用于保持模式的操作。在该实例中，对于初始通电，电路400、100的组合允许通电/断电顺序只要一个电源在另一电源开始斜升之前完全斜升即可。

图5示出了根据本文所描述的各种实现方式的用于制造具有电平转换锁存器电路和功能的集成电路的方法500的过程流程图。

应当理解，即使方法500可以指示操作执行的特定次序，但在一些实例中，操作的各种特定部分可以按不同的次序以及在不同的系统上执行。在其他情况下，可以向方法500添加附加的操作和/或步骤和/或可以从方法500省略附加的操作和/或步骤。方法500可以用硬件和/或软件实现。如果用硬件实现，则方法500可以利用各种电路组件来实现，例如上文参考图1至图4所描述的那些电路组件。如果用软件实现，则方法500可以被实现为可以被配置用于实现如本文所描述的电平转换锁存器功能的程序或软件指令进程。此外，如果用软件实现，则与实现方法500有关的指令可以存储在存储器和/或数据库中。例如，可以将具有处理器和存储器的计算机或各种其他类型的计算设备配置为执行方法500。

如参考图5所描述和示出的，方法500可以用于制造在各种类型的存储器应用中实现电平转换锁存器功能的集成电路(ic)。在一些实现方式中，可以将集成电路(ic)实现为以电平转换功能和锁存器功能操作的电平转换锁存器。

在框510处，方法500可以制造被布置为用作锁存器的第一器件，其中第一器件包括内部器件和外部器件。第一器件可以用晶体管来实现。第一器件可以用n型金属氧化物半导体(nmos)晶体管来实现。

在框520处，方法500可以制造耦接到第一器件且被布置为用作电平转换器的第二器件，其中第二器件包括上部器件和下部器件，其中下部器件的输出交叉耦接到内部器件和上部器件的栅极。第二器件可以用晶体管来实现。第二器件可以用p型金属氧化物半导体(pmos)晶体管来实现。

在框530处，方法500可以将输入信号施加到外部器件和下部器件的栅极，从而根据下部器件的输出生成输出信号，将输出信号施加到内部器件和上部器件的栅极以激活对输出信号的锁存。输入信号可以包括第一保持信号(nret)和第二保持信号(bret)。输出信号可以包括反馈信号，反馈信号包括第一反馈信号(nlvl)和第二反馈信号(nretc)。可以从下部器件中的第一下部器件输出第一反馈信号(nlvl)，并且将其施加到内部器件中的第一内部器件的栅极和上部器件中的第一上部器件的栅极。可以从下部器件中的第二下部器件输出第二反馈信号(nretc)，并且将其施加到内部器件中的第二内部器件的栅极和上部器件中的第二上部器件的栅极。

在一些实现方式中，方法500可以制造逻辑门，该逻辑门耦接到下部器件中的第二下部器件的输出，并且该逻辑门从下部器件中的第二下部器件接收第二反馈信号(nretc)。逻辑门可以用反相器来实现，反相器接收和反转第二反馈信号(nretc)，以便提供互补的保持信号(retc)作为集成电路的保持控制输出信号。此外，在一些实例中，可以将输入信号施加到外部器件和下部器件的栅极以激活保持控制。

图6示出了根据本文所描述的各种实现方式的用于制造具有上电复位(por)电路和功能的集成电路的方法600的过程流程图。

应当理解，即使方法600可以指示操作执行的特定次序，但在一些实例中，操作的各种特定部分可以按不同的次序以及在不同的系统上执行。在其他情况下，可以向方法600添加附加的操作和/或步骤和/或可以从方法600省略附加的操作和/或步骤。方法600可以用硬件和/或软件实现。如果用硬件实现，则方法600可以利用各种电路组件来实现，例如上文参考图1至图4所描述的那些电路组件。如果用软件实现，则方法600可以被实现为可以被配置用于实现如本文所描述的por功能的程序或软件指令进程。此外，如果用软件实现，则与实现方法600有关的指令可以存储在存储器和/或数据库中。例如，可以将具有处理器和存储器的计算机或各种其他类型的计算设备配置为执行方法600。

如参考图6所描述和示出的，方法600可以用于制造在各种类型的存储器应用中实现por功能的集成电路(ic)。在框610处，方法600可以制造在第一电压域中操作的第一电路。在框620处，方法600可以制造在第二电压域中操作的第二电路。在框630处，方法600可以制造耦接到第一电路和第二电路的逻辑门，以便从第一电路接收第一控制信号以及从第二电路接收第二控制信号作为输入，并且基于第一控制信号和第二控制信号提供第三控制信号作为第一电压域中的输出。在框640处，方法600可以制造第三电路，该第三电路从第二电路接收第二控制信号，基于第二控制信号对保持信号进行保持，并且将保持信号提供给逻辑门的输出。

在一些实现方式中，当第一电压域上升到高电压状态且当第二电压域保持在低电压状态时，第三电路可以基于第二控制信号对保持信号进行保持。当第一电压域完全通电或完全上升到高电压状态且当第二电压域开始通电或开始向高电压状态上升时，第三电路也可以基于第二控制信号对保持信号进行保持。此外，在一些实例中，集成电路可以用作上电复位(por)电路以及作为电平转换器，因此，第二电路和第三电路可以一起工作以提供por功能和电平转换功能。

本文描述了集成电路的各种实现方式。集成电路可以包括被布置为用作锁存器的第一器件，第一器件可以包括内部器件和外部器件。集成电路可以包括耦接到第一器件且被布置为用作电平转换器的第二器件。第二器件可以包括上部器件和下部器件，并且下部器件的输出可以交叉耦接到内部器件和上部器件的栅极。集成电路可以包括施加到外部器件和下部器件的输入信号，从而根据下部器件的输出生成输出信号，将输出信号施加到内部器件和上部器件的栅极以激活对输出信号的锁存。

本文描述了集成电路的各种实现方式。集成电路可以包括在第一电压域中操作的第一电路，以及集成电路可以包括在第二电压域中操作的第二电路。集成电路可以包括耦接到第一电路和第二电路的逻辑门，以便从第一电路接收第一控制信号和从第二电路接收第二控制信号作为输入，并且基于第一控制信号和第二控制信号提供第三控制信号作为第一电压域中的输出。集成电路可以包括第三电路，该第三电路从第二电路接收第二控制信号，基于第二控制信号对保持信号进行保持，并且将保持信号提供给逻辑门的输出。

本文描述了集成电路的各种实现方式。集成电路可以包括上电复位(por)电路，上电复位(por)电路具有用于第一电压域(vddce)的第一por电路和用于第二电压域(vddsoce)的第二por电路。集成电路可以包括耦接在第一por电路和第二por电路之间的电平转换锁存器电路。电平转换锁存器电路可以接收保持控制信号。电平转换锁存器电路可以将电压从第二电压域上移到第一电压域。电平转换锁存器电路可以在第二电压域断电之后锁存保持控制信号。

权利要求的主题应当旨在不限于本文所提供的实现方式和说明，而是包括那些实现方式的修改形式，这些实现方式包括根据权利要求的实现方式的部分和不同实现方式的元件的组合。应当理解，在任何这种实现方式的开发中(如在任何工程或设计项目中)，应当做出许多特定实现方式的决定以达到开发者的特定目标，例如服从与系统相关和业务相关的约束，这可以根据实现方式不同而变化。此外，应当理解，这种开发尝试可能是复杂且耗时的，但依然是具有本公开的益处的本领域普通技术人员例行的设计、制作和制造方法。

已经详细参考了各种实现方式，其示例在附图和图中示出。在下面的详细描述中，阐述了许多具体细节以提供对本文所提供的公开的透彻理解。然而，本文所提供的公开可以在没有这些具体细节的情况下实施。在一些其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以避免不必要地使实施例的细节模糊不清。

还应当理解，虽然本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将元件彼此区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件二者分别是元件，但是它们不被认为是相同的元件。

本文提供的对本公开的描述中使用的术语是出于描述特定实现方式的目的，并不旨在限制本文提供的公开内容。除非上下文另有明确说明，否则如在本文提供的对公开的描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式。本文所使用的术语“和/或”指代并且包括一个或多个相关联的所列项目的任何和所有可能的组合。术语“包括”、“包含”、“含有”和/或“具有”在本说明书中使用时，指定存在陈述的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或添加一个多个其它特征、整体、步骤、操作、元件、组件和/或其组合。

本文所使用的术语“如果”可以被解释为意指“当……时”或“在……时”或“响应于确定”或“响应于检测到”，取决于上下文。类似地，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为意指“在确定时”或“响应于确定”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”，取决于上下文。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上方或下方的相对位置的其他类似术语可以结合本文所描述的各种技术的一些实现方式来使用。

虽然前述内容针对本文所描述的各种技术的实现方式，但可以根据本文的公开内容设计其他及进一步的实现方式，其可以由后面的权利要求确定。

尽管已经以对结构特征和/或方法动作特定的语言描述了主题，但是应当理解的是，在所附权利要求中限定的主题不必受限于上面描述的特定特征或动作。相反，上面描述的特定特征和动作是作为实现权利要求的示例形式而公开的。