一种提供任意频率及占空比的时钟发生电路与芯片的制作方法

本发明涉及集成电路设计技术领域，尤指一种提供任意频率及占空比的时钟发生电路与芯片。

背景技术：

在本领域中，电子系统中的电路需要时钟进行时序操作，比如数字时序电路，数/模混合电路等。不同电路中需要的时钟频率往往不同，为了进行同步操作，要求这些不同的时钟都由同一个时钟源来提供。

不断发展的便携式电子产品市场促进了学术界对高性能、低功耗、低电压电子系统的研究。传统的时钟信号是由外部晶振产生，外部晶振的振荡信号输入芯片内部，通过芯片内部时钟恢复和整形电路产生所需时钟信号。这种方式总体功耗大、结构复杂、不利于整体系统小型化。此外，对于系统的时钟频率和占空比需要可调节的应用，传统晶振的电路改动较为困难。

因此，设计实现一种具有频率、占空比可调节功能的性能优良的时钟产生电路具有很大的应用前景。

技术实现要素：

本发明的目的是提供一种提供任意频率及占空比的时钟发生电路与芯片，实现获得稳定的可调频率、可调占空比的时钟信号输出，有效解决了传统时钟电路设计复杂、面积大、功耗大的问题。

本发明提供的技术方案如下：

一种提供任意频率及占空比的时钟发生电路，包括：

比较器、第一反相器和第二反相器；

用于提供高电平或低电平的基准电压源；

用于控制占空比和频率的充放电模块；

所述比较器的第一输入端与所述基准电压源连接，所述比较器的第二输入端与所述充放电模块连接；

所述比较器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二反相器的输入端连接；

所述第一反相器的输出端输出控制反馈信号，并传递所述控制反馈信号至所述基准电压源；

所述第二反相器的输出端输出充放电反馈信号，并传递所述充放电反馈信号至所述充放电模块。

进一步的，所述比较器，用于比较所述基准电压源的电压和所述充放电模块的电压；

所述比较器，还用于在所述充放电模块的电压大于所述基准电压源的电压时，输出第一电平信号至所述第一反相器；在所述充放电模块的电压小于所述基准电压源的电压时，输出第二电平信号至所述第一反相器；

所述第一反相器，用于根据所述第一电平信号输出第一控制反馈信号，根据所述第二电平信号输出第二控制反馈信号；

所述第二反相器，用于根据所述第一控制反馈信号输出放电反馈信号，根据所述第二控制反馈信号输出充电反馈信号。

进一步的，所述充放电模块包括：

占空比及频率控制单元，充放电控制单元、储能单元、第一n型mos管和第一p型mos管；

所述占空比及频率控制单元包括若干个并联的第一基准电流源和若干个并联的第二基准电流源；

所述储能单元包括若干个并联的储能电容；

所述若干个第一基准电流源接入所述第一n型mos管的源极连接，所述第一n型mos管的漏极与所述第一p型mos管的漏极连接，所述第一n型mos管和所述第一p型mos管的栅极分别与所述充放电控制单元连接，所述第一p型mos管的源极接入所述若干个并联的第二基准电流源；

每个所述储能电容的第一端与所述第一n型mos管和所述第一p型mos管的漏极连接，每个所述储能电容的第二端接地。

进一步的，所述基准电压源包括：

用于在初始时段输出高电平，并在接收到所述第一控制反馈信号时输出低电平，且在接收到所述第二控制反馈信号时输出高电平的供电单元。

进一步的，所述供电单元包括：

用于输出所述高电平和所述低电平的供电子单元；

第一控制开关和第二控制开关；

所述供电子单元的高电平输出端与所述第一控制开关连接，低电平输出端与所述第二控制开关连接；

所述第一控制开关，用于在初始时段以及在接收到所述第二控制反馈信号时切换至导通状态，在接收到所述第一控制反馈信号时切换至断开状态；

所述第二控制开关，用于在接收到所述第二控制反馈信号时切换至断开状态，在接收到所述第一控制反馈信号时切换至导通状态。

进一步的，所述供电子单元包括：

用于输出所述高电平和所述低电平的外部电源，所述外部电源的高电平输出端与所述第一控制开关连接，低电平输出端与所述第二控制开关连接。

进一步的，所述供电子单元包括：

用于输出所述高电平和所述低电平的内部电源；

所述内部电源的高电平输出端与所述第一控制开关连接，低电平输出端与所述第二控制开关连接；

所述第二反相器的输出端输出时钟信号。

进一步的，所述内部电源包括：第一内部电源；

所述第一内部电源包括：供电电源、若干个电阻；

所述供电电源与第一电阻的第一端连接，所述第一电阻的第二端与第二电阻的第一端连接，所述第二电阻的第二端连接与第三电阻的第一端连接，所述第三电阻与第四电阻的第一端连接，所述第四电阻的第二端接地；

所述第一电阻与所述第二电阻之间的第一电压采样点输出第一电压，所述第三电阻与所述第四电阻之间的第二电压采样点输出第二电压；所述第一电压为高电平，所述第二电压为低电平。

进一步的，所述内部电源包括：第二内部电源；

所述第二内部电源包括：供电电源、p型mos管、n型mos管和电容；

所述供电电源与第二p型mos管的源极连接，所述第二p型mos管的漏极和第二n型mos管的源极分别与第一电容的第一端连接，所述第二p型mos管与所述第二n型mos管共栅极，且共栅极处接入所述时钟信号；

所述第二n型mos管的漏极与第三p型mos管的源极连接，所述第三p型mos管的源极与第二电容的第一端连接，所述第二电容的第二端接地，所述第三p型mos管与第三n型mos管共栅极，且共栅极处接入所述时钟信号，所述第三p型mos管和第三n型mos管的漏极分别与所述第一电容的第二端连接；

所述供电电源与第四p型mos管的源极连接，

所述第三n型mos管的源极与第四n型mos管的漏极连接，所述第四p型mos管的漏极和第四n型mos管的源极分别与第三电容的第一端连接，所述第四p型mos管与所述第四n型mos管共栅极，且共栅极处接入所述时钟信号；

所述第三电容的第二端分别与第五p型mos管的源极和第五n型mos管的漏极连接，所述第五n型mos管的源极接地，所述第五n型mos管的接入所述时钟信号；

所述第五p型mos管的漏极与第六n型mos管的源极分别与第四电容的第一端连接，所述第五p型mos管与所述第六n型mos管共栅极，且共栅极处接入所述时钟信号；

所述第四电容的第二端分别与第六p型mos管的漏极和第七n型mos管的漏极连接，所述第六p型mos管与所述第七n型mos管共栅极，所述第七n型mos管的源极接地；

所述第四n型mos管的漏极、第六n型mos管的漏极和第六p型mos管的源极分别与第五电容的第一端连接，所述第五电容的第二端接地；

所述第二n型mos管的漏极与所述第三p型mos管的源极连接线路处设有第三电压采样点，所述第三电压采样点输出第三电压，所述第三电压为高电平；

所述第四n型mos管的漏极与所述第六n型mos管的漏极连接线路处设有第四电压采样点，所述第四电压采样点输出第四电压，所述第四电压为低电平。

本发明还提供一种芯片，包括：集成设有所述的提供任意频率及占空比的时钟发生电路。

通过本发明提供的一种提供任意频率及占空比的时钟发生电路与芯片，能够获得稳定的可调频率、可调占空比的时钟信号输出，有效解决了传统时钟电路设计复杂、面积大、功耗大的问题。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种提供任意频率及占空比的时钟发生电路与芯片的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是本发明一种提供任意频率及占空比的时钟发生电路的一个实施例的结构示意图；

图2是本发明一种提供任意频率及占空比的时钟发生电路的另一个实施例的结构示意图；

图3是本发明一种提供任意频率及占空比的时钟发生电路的另一个实施例的结构示意图；

图4是本发明一种提供任意频率及占空比的时钟发生电路的另一个实施例的结构示意图；

图5是本发明一种提供任意频率及占空比的时钟发生电的波形图；

图6是本发明一种提供任意频率及占空比的时钟发生电的波形图；

图7是本发明一种提供任意频率及占空比的时钟发生电的波形图；

图8是本发明一种提供任意频率及占空比的第一内部电源的结构示意图；

图9是本发明一种提供任意频率及占空比的第二内部电源的结构示意图；

图10是本发明一种提供任意频率及占空比的时钟发生电路的一个实施例的结构示意图；

图11是本发明一种提供任意频率及占空比的时钟发生电路的一个实施例的结构示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

本发明的一个实施例，如图1所示，一种提供任意频率及占空比的时钟发生电路，包括：

比较器comparator40、第一反相器inverter1和第二反相器inverter2；

用于提供高电平(verf1或2/3vdd)或低电平(verf2或1/3vdd)的基准电压源20；

用于控制占空比和频率的充放电模块10；

所述比较器comparator40的第一输入端(+)与所述基准电压源20连接，所述比较器comparator40的第二输入端(-)与所述充放电模块10连接；

所述比较器comparator40的输出端与所述第一反相器inverter1的输入端连接，所述第一反相器inverter1的输出端与所述第二反相器inverter2的输入端连接；

所述第一反相器inverter1的输出端输出控制反馈信号，并传递所述控制反馈信号至所述基准电压源20；

所述第二反相器inverter2的输出端输出充放电反馈信号，并传递所述充放电反馈信号至所述充放电模块10。

具体的，本实施例中，比较器的第一输入端和第二输入端均可以是正相输入端或者反相输入端。即如图10所示，当第一输入端为正相输入端，第二输入端为反相输入端时，比较器comparator40的正相输入端(+)与基准电压源20连接，比较器comparator40的反相输入端(-)与充放电模块10连接，比较器comparator40的输出端与第一反相器inverter1的输入端连接。如图11所示，当第一输入端为反相输入端，第二输入端为正相输入端时，比较器comparator40的反相输入端(+)与基准电压源20连接，比较器comparator40的正相输入端(+)与充放电模块10连接，比较器comparator40的输出端与第三反相器inverter0的输入端连接，第三反相器inverter0的输出端与第一反相器inverter1的输入端连接。

基于前述实施例，还包括：

所述比较器comparator40，用于比较所述基准电压源20的电压和所述充放电模块10的电压；

所述比较器comparator40，还用于在所述充放电模块10的电压大于所述基准电压源20的电压时，输出第一电平信号至所述第一反相器inverter1；在所述充放电模块10的电压小于所述基准电压源20的电压时，输出第二电平信号至所述第一反相器inverter1；

所述第一反相器inverter1，用于根据所述第一电平信号输出第一控制反馈信号，根据所述第二电平信号输出第二控制反馈信号；

所述第二反相器inverter2，用于根据所述第一控制反馈信号输出放电反馈信号，根据所述第二控制反馈信号输出充电反馈信号。

基于前述实施例，如图2所示，所述充放电模块10包括：

占空比及频率控制单元11，充放电控制单元12、储能单元13、第一n型mos管mn1和第一p型mos管mp1；

所述占空比及频率控制单元11包括若干个并联的第一基准电流源(i11、i12、…、i1n)和若干个并联的第二基准电流源(i21、i22、…、i2n)；

所述储能单元13包括若干个并联的储能电容(c11、c12、…、c1m)；

所述若干个第一基准电流源接入所述第一n型mos管mn1的源极连接，所述第一n型mos管mn1的漏极与所述第一p型mos管mp1的漏极连接，所述第一n型mos管mn1和所述第一p型mos管mp1的栅极分别与所述充放电控制单元12连接，所述第一p型mos管mp1的源极接入所述若干个并联的第二基准电流源；

每个所述储能电容的第一端与所述第一n型mos管mn1和所述第一p型mos管mp1的漏极连接，每个所述储能电容的第二端接地。

基于前述实施例，所述基准电压源20包括：

用于在初始时段输出高电平(verf1或2/3vdd)，并在接收到所述第一控制反馈信号时输出低电平(verf2或1/3vdd)，且在接收到所述第二控制反馈信号时输出高电平(verf1或2/3vdd)的供电单元。

基于前述实施例，所述供电单元包括：

用于输出所述高电平(verf1或2/3vdd)和所述低电平(verf2或1/3vdd)的供电子单元；

第一控制开关sw1和第二控制开关sw2；

所述供电子单元的高电平(verf1或2/3vdd)输出端与所述第一控制开关sw1连接，低电平(verf2或1/3vdd)输出端与所述第二控制开关sw2连接；

所述第一控制开关sw1，用于在初始时段以及在接收到所述第二控制反馈信号时切换至导通状态，在接收到所述第一控制反馈信号时切换至断开状态；

所述第二控制开关sw2，用于在接收到所述第二控制反馈信号时切换至断开状态，在接收到所述第一控制反馈信号时切换至导通状态。

基于前述实施例，如图3所示，所述供电子单元包括：

用于输出所述高电平(verf1或2/3vdd)和所述低电平(verf2或1/3vdd)的外部电源21，所述外部电源21的高电平(verf1或2/3vdd)输出端与所述第一控制开关sw1连接，低电平(verf2或1/3vdd)输出端与所述第二控制开关sw2连接。

基于前述实施例，如图4所示，所述供电子单元包括：

用于输出所述高电平(verf1或2/3vdd)和所述低电平(verf2或1/3vdd)的内部电源22；

所述内部电源22的高电平(verf1或2/3vdd)输出端与所述第一控制开关sw1连接，低电平(verf2或1/3vdd)输出端与所述第二控制开关sw2连接；

所述第二反相器inverter2的输出端输出时钟信号clk，并传递所述时钟信号clk至所述内部电源22。

基于前述实施例，如图8所示，所述内部电源22包括：第一内部电源22；

所述第一内部电源22包括：供电电源vdd、若干个电阻；

所述供电电源vdd与第一电阻r11的第一端连接，所述第一电阻r11的第二端与第二电阻r12的第一端连接，所述第二电阻r12的第二端连接与第三电阻r21的第一端连接，所述第三电阻r21与第四电阻r22的第一端连接，所述第四电阻r22的第二端接地；

所述第一电阻r11与所述第二电阻r12之间的第一电压采样点输出第一电压，所述第三电阻r21与所述第四电阻r22之间的第二电压采样点输出第二电压；所述第一电压为高电平(verf1或2/3vdd)，所述第二电压为低电平(verf2或1/3vdd)。

基于前述实施例，如图9所示，所述内部电源22包括：第二内部电源22；

所述第二内部电源22包括：供电电源vdd、p型mos管、n型mos管和电容；

所述供电电源vdd与第二p型mos管mp2的源极连接，所述第二p型mos管mp2的漏极和第二n型mos管mn2的源极分别与第一电容的第一端连接，所述第二p型mos管mp2与所述第二n型mos管mn2共栅极，且共栅极处接入时钟信号；

所述第二n型mos管mn2的漏极与第三p型mos管mp3的源极连接，所述第三p型mos管mp3的源极与第二电容的第一端连接，所述第二电容的第二端接地，所述第三p型mos管mp3与第三n型mos管mn3共栅极，且共栅极处接入时钟信号，所述第三p型mos管mp3和第三n型mos管mn3的漏极分别与所述第一电容的第二端连接；

所述供电电源vdd与第四p型mos管mp4的源极连接，

所述第三n型mos管mn3的源极与第四n型mos管mn4的漏极连接，所述第四p型mos管mp4的漏极和第四n型mos管mn4的源极分别与第三电容的第一端连接，所述第四p型mos管mp4与所述第四n型mos管mn4共栅极，且共栅极处接入时钟信号；

所述第三电容的第二端分别与第五p型mos管mp5的源极和第五n型mos管mn5的漏极连接，所述第五n型mos管mn5的源极接地，所述第五n型mos管mn5的接入所述时钟信号clk；

所述第五p型mos管mp5的漏极与第六n型mos管mn6的源极分别与第四电容的第一端连接，所述第五p型mos管mp5与所述第六n型mos管mn6共栅极，且共栅极处接入时钟信号；

所述第四电容的第二端分别与第六p型mos管mp6的漏极和第七n型mos管mn7的漏极连接，所述第六p型mos管mp6与所述第七n型mos管mn7共栅极，所述第七n型mos管mn7的源极接地；

所述第四n型mos管mn4的漏极、第六n型mos管mn6的漏极和第六p型mos管mp6的源极分别与第五电容的第一端连接，所述第五电容的第二端接地；

所述第二n型mos管mn2的漏极与所述第三p型mos管mp3的源极连接线路处设有第三电压采样点，所述第三电压采样点输出第三电压，所述第三电压为高电平(verf1或2/3vdd)；

所述第四n型mos管mn4的漏极与所述第六n型mos管mn6的漏极连接线路处设有第四电压采样点，所述第四电压采样点输出第四电压，所述第四电压为低电平(verf2或1/3vdd)。

具体的，初始时，基准电压源20选择输出高电平(verf1或2/3vdd)，充放电模块10中的充放电控制单元12选择充电模式，充放电模块10中的基准电流源对储能单元13进行充电控制，而储能单元13包括若干个并联的储能电容(c11、c12、…、c1m)，从而对储能电容进行充电。当充放电模块10的电压超过高电平(verf1或2/3vdd)时，比较器comparator40产生翻转，使得基准电压源20选择输出低电平(verf2或1/3vdd)，进而充放电模块10中的充放电控制单元12选择放电模式，基准电流源对储能单元13进行放电控制，而储能单元13包括若干个并联的储能电容(c11、c12、…、c1m)，从而对储能电容进行放电。

充放电过程波形见下图5-图7所示，基准电压源20分为内部模式和外部模式，在选择为内部参考模式时，需要提供时钟，该时钟由比较器comparator40输出后，第一反相器inverter1和第二反相器inverter2进行翻转得到。如图4所示，当基准电压源20由内部自身供电即内部电源22供电时，由第二反相器inverter2将第一控制反馈信号进行反相输出得到提供给供电子单元的放电时钟信号clk，当放电后基准电压源20的电平下降至低电平(verf2或1/3vdd)时，比较器comparator40产生翻转，时钟电路切换至高电平(verf1或2/3vdd)，充放电控制逻辑切换成充电模式。由第二反相器inverter2将第二控制反馈信号进行反相输出得到提供给供电子单元的充电时钟信号clk，当充电后基准电压源20的电平上升至高电平(verf1或2/3vdd)时，比较器comparator40产生翻转，时钟电路切换至低电平(verf2或1/3vdd)，充放电控制逻辑切换成放电模式，这样形成一个完整的充放电周期，循环以上模式，形成周期性的翻转，达到周期性时钟输出的。

根据周期计算公式cv＝it，由于周期与频率转换公式结合上述周期计算公式可以得到频率计算公式f＝i/cv可知，频率由储能电容的电容量，充放电电流的电流强度，基准电压源20的输出电压差值三者决定，所以时钟发生电路产生的频率可以通过改变基准电压源20的输出电压差值△v＝高电平(verf1或2/3vdd)－低电平(verf2或1/3vdd)来改变频率，电压差值△v越大频率f越小。时钟发生电路产生的频率可以通过改变储能电容的电容量来改变频率，储能电容的电容量越大频率f越小。时钟发生电路产生的频率可以通过改变充放电电流的电流强度来改变频率，充放电电流的电流强度越大频率f越大。由于基准电压源20的输出电压差值△v，储能电容的电容量，充放电电流的电流强度对于该时钟发生电路本身来说可以获得一个比较精确地值，所以该时钟发生电路的频率偏差随pvt的变化较小。

所以，本发明可以通过改变电压差值△v，储能电容的电容量，充放电电流的电流强度三种变量来实现任意频率的产生。整个时钟输出在一个充放电内完成，消耗的电流完全用于时钟的比较电压，没有对地泄放，所以该时钟发生电路本身的功耗很小。

在充放电过程中，充电电流小于放电电流时，由于充电电流小，充电达到高电平(verf1或2/3vdd)的时间会加长，导致充电时间要大于放电时间，最终输出频率大于50％，相反，在充放电过程中，充电电流大于放电电流时，由于放电电流小，放电达到低电平(verf2或1/3vdd)的时间会加长，导致放电时间要大于充电时间，最终输出频率小于50％，当充放电电流相等时，充电时间和放电时间相等，输出频率占空比为50％，所以，当基准电压源20的电压值和储能电容的电容量固定时，可以通过改变充放电电流的大小得到任意占空比的频率输出。

本发明通过调节基准电流源的电流，能够获得较为精准的时钟频率输出，调节电路充放电电流的大小，由于基准电压源20的输出电压差值△v，储能电容的电容量，充放电电流的电流强度对于该时钟发生电路本身来说可以获得一个比较精确地值，因此，本发明能够获得稳定的可调频率、可调占空比的时钟信号clk输出。

本发明的低功耗可调频率、可调占空比的时钟产生电路的工作原理为：当基准电压源20输出高电平(verf1或2/3vdd)时，p型mos管导通、n型mos管截止，对储能单元13进行充电。通过控制基准电流源的电流大小，从而控制储能单元13的充电电流的大小。当储能单元13的电压超过基准电压源20输出的高电平(verf1或2/3vdd)时，比较器comparator40状态翻转，此时，基准电压源20输出低电平(verf2或1/3vdd)时，p型mos管截止、n型mos管导通，对储能单元13进行放电。通过控制基准电流源的电流大小，从而控制储能单元13的放电电流的大小。当储能单元13的电压低于基准电压源20输出的低电平(verf2或1/3vdd)时，比较器comparator40状态继续翻转，从而使得基准电压源20输出高电平(verf1或2/3vdd)，继续进行充电的过程。如此反复，通过控制基准电压源20的输出电压电平高(低)控制储能单元13进行充(放)电，通过控制基准电流源的电流大小，控制储能单元13进行充(放)电电流的大小。

请参见图5，图5为发明实施例提供的一种50％占空比的仿真波形图。可以看出，储能单元13的充电时间t1和放电时间t2相同，储能单元13的充电时间t1与基准电压源20持续输出高电平(verf1或2/3vdd)的时间呈线性关系，储能单元13的放电时间t2与基准电压源20持续输出低电平(verf2或1/3vdd)的时间呈线性关系，充放电波形呈现三角波变化，三角波的频率由基准电流源的电流大小决定。

请参见图6，图6为发明实施例提供的一种70％占空比的仿真波形图。可以看出，储能单元13的充电时间t1＝3*放电时间t2，储能单元13的充电时间t1与基准电压源20持续输出高电平(verf1或2/3vdd)的时间呈线性关系，储能单元13的放电时间t2与基准电压源20持续输出低电平(verf2或1/3vdd)的时间呈线性关系，充放电波形呈现三角波变化，三角波的频率由基准电流源的电流大小决定。

请参见图7，图7为发明实施例提供的一种30％占空比的仿真波形图。可以看出，储能单元13的充电时间t1＝1/3*放电时间t2，储能单元13的充电时间t1与基准电压源20持续输出高电平(verf1或2/3vdd)的时间呈线性关系，储能单元13的放电时间t2与基准电压源20持续输出低电平(verf2或1/3vdd)的时间呈线性关系，充放电波形呈现三角波变化，三角波的频率由基准电流源的电流大小决定。

通过上述实施方式，本发明的时钟产生电路能够获得稳定的高性能、低功耗、可调频率、可调占空比的时钟信号clk输出，有效解决了传统时钟电路设计复杂、面积大、功耗大的问题。通过控制基准电流源的电流大小，由于基准电流源与电源电压和温度的关联性较小，能够获得较为精准的时钟频率输出。此外，通过控制基准电流源的电流大小，来调节储能单元13的充电电流、放电电流的大小，实现时钟信号clk的占空比调整功能，因此，本发明产生的可调频率、可调占空比时钟信号clk输出路径极其简单，具有低抖动的特性。本发明的时钟发生电路采用双(三)反馈环路设计，频率输出在一个充放电周期内完成，可实现超低功耗电路设计。

本发明的一个实施例，一种芯片，包括：前述集成设有所述的提供任意频率及占空比的时钟发生电路。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。