一种高速模数转换电路及其控制方法与流程

本发明涉及电路设计技术领域，具体说是一种高速模数转换电路及其控制方法。

背景技术：

近年来，通信系统(通用通信系统)的通信速率在不断提高，在通信系统中，采用模数转换器进行基带信号处理，转到中频或高频，然后再进行后续信号处理或数据发送，因此需要使用高速模数转换器(a/d转换器，或简称adc)，对高速模数转换器的要求也就越来越高。

逐次逼近型模数转换器(saradc)是一种高速模数转换器，一般由顺序脉冲发生器、逐次逼近寄存器、数模转换器和电压比较器等几部分组成。其具有中等精度、尺寸小、功耗低、成本低等优点，在消费电子、信号采集等场合得到广泛应用。

集成高速模数转换器的片上系统，出于降低成本和提高速度的考虑，通常偏向于使用深亚微米数字工艺(简称深亚微米工艺)。在深亚微米工艺下，逐次逼近型模数转换器在功耗、速度、集成度和工艺迁移性方面，相较于流水线模数转换器有着明显的优势，受到越来越多的关注。

异步时钟逐次逼近模数转换器(亦称为异步逐次逼近型模数转换器，异步saradc)由于不需要数倍于吞吐率的高速时钟，在高速场合下得到广泛应用(异步saradc内部的电压比较器采用异步时钟信号控制，使得每个比较周期均可以不同，因此可以实现更快的速度)。

通常，异步时钟逐次逼近模数转换器利用一个时钟周期，在时钟的高电平内，由采样电路完成信号采样，在时钟的低电平内，由电压比较器完成n-bit的信号比较和数字域转换。但是，由于工艺角(pvtcorner，pvt是指process,voltage,temperature)变化，电压比较器在较慢的工艺角(简称为慢工艺角，例如极慢工艺角ss、快慢工艺角fs和慢快工艺角sf)下，无法完成n-bit的信号比较和数字域转换，会限制模数转换器的工作速度。

因此，在慢工艺角下，转换时间不足的问题，需要给予解决。

技术实现要素：

针对现有技术中存在的缺陷，本发明的目的在于提供一种高速模数转换电路及其控制方法，通过检测工艺角，动态的调整时钟的占空比，实现了减少时钟的占空比，降低高电平采样时间，增加低电平比较转换时间，达到时序最优。

为实现上述目的，本发明采用的技术方案如下：

一种高速模数转换电路，其特征在于，包括：

高精度采样开关，用于接收差分输入信号，用于接收采样时钟，在采样时钟的控制下，输出采样电压；

开关电容阵列，用于接收采样电压，用于接收置位控制信号，在置位控制信号的控制下，输出置位电压；

高速比较器，用于接收置位电压，用于接收比较时钟，在比较时钟的控制下，输出比较信号；

逐次逼近时序控制模块，用于接收比较信号，输出置位控制信号，输出工艺角调整信号；

所述工艺角调整信号具体包括：第二置位完成指示信号rdy和第一置位完成指示信号crdy；

锁存解码模块，用于接收置位控制信号，转换成数字信号输出；

动态占空比时钟调整模块，用于接收工艺角调整信号，用于接收输入时钟，用于自动根据芯片的工艺角情况，调整采样时钟和比较时钟的占空比，输出采样时钟和比较时钟。

进一步，所述逐次逼近时序控制模块，包括：

n个置位控制逻辑，n为模数转换器的转换位数，具体分为：

用于产生第k位置位控制信号的k位置位控制逻辑，k＝n，n-1,n-2……1；

所述k位置位控制逻辑从左至右依次为：高位置位控制逻辑、次高位置位控制逻辑、……次低位置位控制逻辑、低位置位控制逻辑；

相应的，从左至右依次产生：高位置位控制信号、次高位置位控制信号……次低位置位控制信号、低位置位控制信号；

其中：

低位置位控制逻辑置位完成，输出第二置位完成指示信号rdy，传输给动态占空比时钟调整模块，

低位置位控制逻辑之外的其余各置位控制逻辑置位完成，输出第一置位完成指示信号crdy，传输给动态占空比时钟调整模块，

所述第二置位完成指示信号rdy和第一置位完成指示信号crdy，即为工艺角调整信号。

进一步，所述动态占空比时钟调整模块，包括：计数器，可控延迟链，与非控制逻辑，输出缓冲器，以及直通/分频控制逻辑；

计数器，用于接收第二置位完成指示信号rdy和第一置位完成指示信号crdy，用于接收定频参考时钟；

可控延迟链，输入分别接计数器的输出、高速采样时钟；

直通/分频控制逻辑，输入接高速采样时钟；

与非控制逻辑，输入分别接可控延迟链的输出、直通/分频控制逻辑的输出，输出接输出缓冲器。

一种高速模数转换电路的控制方法，应用于如上所述的高速模数转换电路，其特征在于，包括：

将差分输入信号送入高精度采样开关，所述高精度采样开关在采样时钟的控制下，输出采样电压；

将采样电压送入开关电容阵列，所述开关电容阵列在置位控制信号的控制下，输出置位电压；

将置位电压送入高速比较器，所述高速比较器在比较时钟的控制下，输出比较信号；

将比较信号经过逐次逼近时序控制模块后，最终送入锁存解码模块，转换成数字信号输出；

所述逐次逼近时序控制模块，输出置位控制信号；

所述逐次逼近时序控制模块，输出工艺角调整信号；

所述工艺角调整信号具体包括：第二置位完成指示信号rdy和第一置位完成指示信号crdy；

将输入时钟和工艺角调整信号送入动态占空比时钟调整模块，所述动态占空比时钟调整模块，自动根据芯片的工艺角情况，调整采样时钟和比较时钟的占空比，实现时序最优化，从而提高转换器的转换速率。

进一步，在动态占空比时钟调整模块中，利用输入时钟的分频时钟进行crdy与rdy信号上升沿延迟td的计时：用定频参考时钟，经过计数器计算crdy与rdy延迟时间的周期数；

当计时大于等于固定数值时，表明芯片处理慢工艺角；

当计时小于固定数值时，表明芯片处理快工艺角；

处理慢工艺角时，降低采样时钟的占空比，使比较时间更加充分：计数器输出的控制信号会增加延迟链的延迟时间，进而降低输出采样时钟的占空比；

处理快工艺角时，增加采样时钟的占空比，使采样时间增加，保证信号的建立时间和建立精度：计数器输出的控制信号会减小延迟链的延迟时间，进而提高输出采样时钟的占空比。

进一步，所述固定数值可以为1到正无穷内的任意一个数，取值根据选取的crdy和rdy的延迟时间，与定频参考时钟的周期有关。

进一步，所述实现时序最优化是指，在采样时间满足的情况下，尽量增加比较时间。

进一步，所述在采样时间满足的情况下，通过以下方式判断：在采样结束后，信号能建立到所需精度。

本发明的有益效果在于：通过检测工艺角，动态的调整时钟的占空比，实现了减少时钟的占空比，降低高电平采样时间，增加低电平比较转换时间，达到时序最优。

采用本发明所述高速模数转换电路的逐次逼近模数转换器，能够在全工艺角(tt、ss、ff、sf、fs)下工作在更高的频率，提高模数转换器的转换速度。

附图说明

图1本发明所述高速模数转换电路示意图。

图2逐次逼近时序控制模块示意图。

图3动态占空比时钟调整模块示意图。

图4指示信号的延迟示意图。

图5占空比调整时序示意图。

图6实施例效果示意图。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。

如图1所示，本发明所述的高速模数转换电路，包括：

高精度采样开关，用于接收差分输入信号，用于接收采样时钟，在采样时钟的控制下，输出采样电压；

开关电容阵列，用于接收采样电压，用于接收置位控制信号，在置位控制信号的控制下，输出置位电压；

高速比较器，用于接收置位电压，用于接收比较时钟，在比较时钟的控制下，输出比较信号；

逐次逼近时序控制模块，用于接收比较信号，输出置位控制信号，输出工艺角调整信号；

所述工艺角调整信号具体包括：第二置位完成指示信号rdy和第一置位完成指示信号crdy；

锁存解码模块，用于接收置位控制信号，转换成数字信号输出；

动态占空比时钟调整模块，用于接收工艺角调整信号，用于接收输入时钟，用于自动根据芯片的工艺角情况，调整采样时钟和比较时钟的占空比，输出采样时钟和比较时钟。

其中，所述高精度采样开关、开关电容阵列、高速比较器、锁存解码模块，均可采用现有技术实施，不再详述。

在上述技术方案的基础上，如图2所示，所述逐次逼近时序控制模块，包括：

n个置位控制逻辑，n为模数转换器的转换位数，具体分为：

用于产生第k位置位控制信号的k位置位控制逻辑，k＝n，n-1,n-2……1；

所述k位置位控制逻辑从左至右依次为：高位置位控制逻辑、次高位置位控制逻辑、……次低位置位控制逻辑、低位置位控制逻辑；

相应的，从左至右依次产生：高位置位控制信号、次高位置位控制信号……次低位置位控制信号、低位置位控制信号；

其中：

低位置位控制逻辑置位完成，输出第二置位完成指示信号rdy(rdy＝ready)，传输给动态占空比时钟调整模块，

低位置位控制逻辑之外的其余各置位控制逻辑置位完成，输出第一置位完成指示信号crdy，传输给动态占空比时钟调整模块，

所述第二置位完成指示信号rdy和第一置位完成指示信号crdy，即为工艺角调整信号。

在上述技术方案的基础上，如图3所示，所述动态占空比时钟调整模块，包括：计数器，可控延迟链，与非控制逻辑，输出缓冲器，以及直通/分频控制逻辑；

计数器，用于接收第二置位完成指示信号rdy和第一置位完成指示信号crdy，用于接收定频参考时钟；所述定频参考时钟，为高速采样时钟，或为输入高速采样时钟的分频，或为系统单独提供的独立参考时钟；

可控延迟链，输入分别接计数器的输出、高速采样时钟；

直通/分频控制逻辑，输入接高速采样时钟；

与非控制逻辑，输入分别接可控延迟链的输出、直通/分频控制逻辑的输出，输出接输出缓冲器。

如果输入采样时钟为与输出采样时钟同频的时钟信号，那么输入高速采样时钟直通后，输出给与非控制逻辑的一端，在某些应用场合，可以提供2倍于输出采样时钟频率的输入采样时钟，以获得更好的占空比，那么输入高速采样时钟经过分频后输出给与非控制逻辑的一端；

计数器从逐次逼近时序控制模块读取第二置位完成指示信号rdy和第一置位完成指示信号crdy，经过计数器以定频参考时钟为基准，计数后译码输出控制信号给延迟链，延迟链输出的时钟给与非控制逻辑的另一端，

两个输入时钟在与非控制逻辑的转换下，输出占空比经过调整的时钟信号，再经过输出缓冲器，作为采样时钟输出。

基于如上所述的高速模数转换电路，本发明进一步给出了高速模数转换电路的控制方法，包括：

将差分输入信号送入高精度采样开关，所述高精度采样开关在采样时钟的控制下，输出采样电压；

将采样电压送入开关电容阵列，所述开关电容阵列在置位控制信号的控制下，输出置位电压；

将置位电压送入高速比较器，所述高速比较器在比较时钟的控制下，输出比较信号；

将比较信号经过逐次逼近时序控制模块后，最终送入锁存解码模块，转换成数字信号输出；

所述逐次逼近时序控制模块，输出置位控制信号；

所述逐次逼近时序控制模块，输出工艺角调整信号；

所述工艺角调整信号具体包括：第二置位完成指示信号rdy和第一置位完成指示信号crdy；

将输入时钟和工艺角调整信号送入动态占空比时钟调整模块，所述动态占空比时钟调整模块，自动根据芯片的工艺角情况，调整采样时钟和比较时钟的占空比，实现时序最优化，从而提高转换器的转换速率。

在上述技术方案的基础上，如图4所示，在动态占空比时钟调整模块中，利用输入时钟的分频时钟进行crdy与rdy信号上升沿延迟td的计时：用定频参考时钟，经过计数器计算crdy与rdy延迟时间的周期数；

当计时大于等于固定数值时，表明芯片处理慢工艺角；

当计时小于固定数值时，表明芯片处理快工艺角；

所述固定数值可以为1到正无穷内的任意一个数，取值根据选取的crdy和rdy的延迟时间，与定频参考时钟的周期有关；

处理慢工艺角时，降低采样时钟的占空比，使比较时间更加充分：计数器输出的控制信号会增加延迟链的延迟时间，进而降低输出采样时钟的占空比；

处理快工艺角时，增加采样时钟的占空比，使采样时间增加，保证信号的建立时间和建立精度：计数器输出的控制信号会减小延迟链的延迟时间，进而提高输出采样时钟的占空比。

通过上述步骤，即可保证比较时间完整，能够正常完成数据转换。

在上述技术方案的基础上，采样时钟的有效时间与比较时钟的有效时间之和，为n-bit的转换周期，

在采样时间内完成信号的采样，

在比较时间内完成n-bit的转换过程，因此，多bit的转换时间限制了模数转换器的转换频率，

通过动态占空比时钟调整模块，判断芯片的工艺角情况是否属于极慢工艺角ss、快慢工艺角fs和慢快工艺角sf中的任意之一，如果是，则：

在采样时间满足的情况下，尽量增加比较时间，通过增加比较时间解决在慢工艺角下比较器速度慢，延迟大，转换时间不足的问题。

在上述技术方案的基础上，所述在采样时间满足的情况下，通过以下方式判断：在采样结束后，信号能建立到所需精度。

传统的时序中，采样时钟(采样时间)tsample和比较时钟(比较时间)tcompare相等，因此压缩了n个比较周期到转换周期tconversion的一半，n为模数转换器的比较周期，对于传统模数转换器n等于比较器的分辨率，对于带有冗余的模数转换器，n>分辨率，为实际的比较转换周期个数；

本发明占空比调整时序示意图如图5所示，tconversion为一个转换周期，tsample为转换周期内的采样时间，tcompare为转换周期内的比较时间，tcompare由n个子周期组成。通过动态调整采样时钟和比较时钟的占空比，可以自动检测工艺角偏移结果，调整tsample与tcompare的比例，实现时序最优化，提高转换器的速率。

以下为一具体实施例。

基于图1所示架构，基于smic40ll工艺设计的逐次逼近型模数转换器，在单通道125mhz的采样时钟，60.546875mhz的输入信号频率时，模数转换器的有效位数enob可以达到11.65位，信噪比snr可以达到71.87db(sndr≈snr)，可以达到预期的效果，如图6所示。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。