一种非整数倍倍频锁相电路的制作方法

本实用新型涉及电子技术领域，具体地说是一种非整数倍倍频锁相电路。

背景技术：

锁相环是实现倍频锁相的关键部件，主要由压控振荡器，鉴相器，低通滤波器，以及参考频率振荡器组成的一个反馈控制系统，它的一个重要作用是频率合成。所谓频率合成是指将任意给定的基准频率变换成一系列新的频率信号，而这些新频率的稳定度和基准频率相当。

锁相环中压控振荡器主要实现电压与频率的变换，鉴相器主要实现把压控振荡器的频率与参考频率振荡器的频率进行比较。低通滤波器主要是滤除信号中的高频分量，参考频率振荡器提供参考频率。

现有的倍频锁相电路依托硬件方式实现，然而硬件电路只能实现整数倍倍频锁相，在一些情况下，例如雷达输入的天线旋转一周产生的360个方位脉冲，采样显示时，需倍频到4096个方位脉冲，并保证倍频信号与输入信号的同步，需要实现非整数倍倍频锁相，硬件电路限制了倍频锁相进一步的应用。

技术实现要素：

本实用新型的技术任务是针对现有技术的不足，提供一种非整数倍倍频锁相电路。针对硬件电路只能整数倍倍频锁相的问题，本电路采用锁相环和cpld芯片的组合电路，由cpld芯片将锁相环输出的时钟先倍频，然后再分频，实现信号的非整数倍倍频锁相。

本实用新型解决其技术问题所采用的技术方案是：

本实用新型提供一种非整数倍倍频锁相电路，包括信号输入、连接所述信号输入的锁相环和连接所述锁相环的复杂可编程逻辑芯片cpld，所述复杂可编程逻辑芯片cpld对信号输入执行比较操作用以输出比较信号，比较信号连接锁相环，经锁相环实现信号输出；

所述信号输入由锁相环倍频锁相，经锁相环倍频锁相后发送给复杂可编程逻辑芯片cpld作为计数时钟，

所述复杂可编程逻辑芯片cpld根据计数时钟进行倍频和分频，将分频处理后的计数时钟发送给锁相环作为输入比较信号，和信号输入进行比较，并通过内部的压控振荡器vco进行信号输出频率调整，直到信号输入和比较信号的频率相同，且信号输入和信号输出保持同步。

方案优选地，所述复杂可编程逻辑芯片cpld型号为芯片epm7064。

方案优选地，所述锁相环型号为芯片cd4046。

方案优选地，所述芯片cd4046的14脚作为信号输入，4脚作为信号输出，芯片cd4046的16脚接+5v，芯片cd4046的2脚经电阻r13、电容c26后接地，电阻r13、电容c26连接处与芯片cd4046的9脚相连，芯片cd4046的5脚、8脚接地，芯片cd4046的6脚与7脚之间连接电容c28，芯片cd4046的11脚经电阻r18后接地，芯片cd4046的12脚经电阻r19后接地，芯片cd4046的3脚输入比较信号。

方案优选地，所述芯片epm7064的31脚输出比较信号，比较信号与芯片cd4046的3脚相连，芯片cd4046的4脚与芯片epm7064的30脚相连，芯片epm7064的1脚、7脚、26脚、32脚接jtag接口。

方案优选地，所述芯片epm7064的39脚连接有max706上电复位电路，所述芯片epm7064的37脚连接2mhz有源晶振。

本实用新型的一种非整数倍倍频锁相电路，与现有技术相比所产生的有益效果是：

本电路采用锁相环和cpld芯片的组合电路，由cpld芯片将锁相环输出的时钟先倍频，然后再分频，实现信号的非整数倍倍频锁相，解决了硬件电路只能整数倍倍频锁相的问题。

实际应用中，随着输出信号频率的变化，可通过调节电阻r18、电阻r19、电容c28的值，改变压控振荡器vco频率范围，使倍频输出信号的频率在压控振荡器vco的中心频率附近，保证输出倍频信号的频率稳定，并使输入输出信号保持同步。

附图说明

附图1是本实用新型的一种非整数倍倍频锁相电路的电路结构图；

附图2是本实用新型的系统框图。

具体实施方式

下面结合附图1-2，对本实用新型的一种非整数倍倍频锁相电路作以下详细说明。

实施例一

如图1所示，本实用新型的一种非整数倍倍频锁相电路主要由锁相环和复杂可编程逻辑芯片(cpld)epm7064组成，锁相环型号为芯片cd4046，信号输入由芯片cd4046倍频锁相，然后发送给芯片epm7064作为计数时钟，由芯片epm7064进行倍频和分频，再发送给芯片cd4046作为输入比较信号，和输入信号进行比较，并通过内部的压控振荡器vco进行输出信号频率调整，直到输入信号和比较信号的频率相同，且输入信号和输出信号保持同步。

其中，芯片epm7064具有1250个可用门，5纳秒引脚到引脚逻辑延迟，高达175.4mhz计数器频率，最小化系统采用5v供电，2mhz有源晶振，以及芯片max706为主的上电复位电路，程序烧录及仿真采用jtag接口。

芯片epm7064的31脚输出比较信号，比较信号与芯片cd4046的3脚相连，芯片cd4046的4脚与芯片epm7064的30脚相连。芯片epm7064的39脚连接有max706上电复位电路，芯片epm7064的37脚连接2mhz有源晶振g1。芯片epm7064的9脚、18脚、29脚、41脚接+5v，芯片epm70641脚、7脚、26脚、32脚接jtag接口。

其中，芯片cd4046内有两个相位比较器pc、压控振荡器vco、缓冲放大器、输入信号放大与整形电路、内部稳压器等。它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1mhz，内部压控振荡器vco产生50％占空比的方波，输出电平可与ttl电平或cmos电平兼容。同时，它还具有相位锁定状态指示功能，能够使输入信号和输出信号保持同步。芯片cd4046的14脚为信号输入端，允许输入0.1v左右的小信号或方波，经内部放大和整形，提供满足相位比较器pc要求的方波，芯片cd4046的4脚作为信号输出端。pci由异或门构成，具有三角形鉴相特性。它要求输入信号和比较信号均为50％占空比的方波。当无输入信号时，其由芯片2脚输出电压为vdd/2，用以确定压控振荡器vco的自由振荡频率。通常输入信噪比以及固有频差较小时采用pci，输入信噪比较高或固有频差较大时，采用相位比较器pcⅱ，无输入信号时，pdⅱ将压控振荡器vco调整到最低频率。

芯片cd4046的16脚接+5v，芯片cd4046的2脚经电阻r13、电容c26后接地，电阻r13、电容c26连接处与芯片cd4046的9脚相连，芯片cd4046的5脚、8脚接地，芯片cd4046的6脚与7脚之间连接电容c28，芯片cd4046的11脚经电阻r18后接地，芯片cd4046的12脚经电阻r19后接地，芯片cd4046的3脚输入比较信号。

本电路中，r13和c26组成rc滤波电路，对pci输出的控制电压进行滤波。r18、r19、c28确定压控振荡器vco频率范围，具体数值选择参考r18、r19、c28与输出频率的曲线关系。r18控制最高频率，r19控制最低频率。r19＝∞时，最低频率为零。

实际应用中，随着输出信号频率的变化，可通过调节电阻r18、电阻r19、电容c28的值，改变压控振荡器vco频率范围，使倍频输出信号的频率在压控振荡器vco的中心频率附近，保证输出倍频信号的频率稳定，并使输入输出信号保持同步。

实施例二

本实用新型基于实施例一的电路原理图，以方位信号作为信号输入，系统框图如图2所示，方位信号输入后，经过功率放大，然后通过锁相环和cpld芯片的组合电路进行非整数倍倍频锁相，并放大输出，随着输出信号频率的变化，可通过调节r18、r19、c28的值，改变压控振荡器vco频率范围，使倍频输出信号的频率在压控振荡器vco的中心频率附近，保证输出倍频信号的频率稳定，并使输入输出信号保持同步，实际应用证明本方案能够很好的进行信号的非整数倍倍频锁相。

如本电路的输入信号为方位信号，频率为150hz，一周2.4秒产生360个方位脉冲，先倍频512倍，再分频45即四十五分之一，即信号倍频倍数为512/45，则将一周产生的360个方位脉冲倍频到到了4096个方位脉冲，并保证了倍频信号与输入信号的同步。

芯片epm7064所涉及程序代码为：

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

除说明书所述的技术特征外，均为本专业技术人员的已知技术。