一种驱动电路、芯片、负载驱动电路及照明装置的制作方法

本实用新型涉及驱动电路领域，更具体地说，涉及一种驱动电路、芯片、负载驱动电路及照明装置。

背景技术：

现有的大功率led照明驱动电路，一个线性恒流驱动芯片的额定功率通常无法满足使用需求，经常需要使用多个线性恒流驱动芯片并联组成多芯片并联led照明电路以扩展功率。

现有的多芯片并联led照明电路中，线性恒流驱动芯片保证了流过每个发光二极管的电流为恒流。考虑到线性恒流驱动芯片的散热，多个线性恒流驱动芯片通常贴片焊接在同一个单面覆铜的铝基板上，使得多芯片导线交叉点都需要通过跳线来实现，增加了成本和电路板面积，同时降低了多芯片并联led照明电路的可靠性，容易产生短路。且由于进行工作外围电路多种多样，常见的如：电流设定电路、环路补偿电路、滤波电路、检测电路和异常保护电路等，相应地，多组芯片对应的外围电路也需要一起使用，这导致外围电路非常复杂。如何改进现有外围电路复杂的问题，是迫切需要进行解决的。

技术实现要素：

1.要解决的技术问题

针对现有技术中存在的线路复杂，需要跳线，功耗高等问题，本发明提供了一种驱动电路、芯片、负载驱动电路及照明装置。本实用新型中的驱动电路它可以实现减少驱动电路的跳线，通过设计的驱动电路和对应芯片，使得应用电路更加简单，成本更加低廉。

本发明还提供了一种芯片，通过芯片引脚的合理设计，在使用本方案的时候外部的整体线路跳线更少，降低了工艺的负载度，以及设计和制造的成本，针对于负载驱动电路和照明装置，基于驱动电路和芯片整体的成本降低。

2.技术方案

本实用新型的目的通过以下技术方案实现。

一种驱动电路，包括至少一组相对应的第一端和第二端，还包括至少一个功率端，功率端输出功率电流用于驱动外部负载，第一端、第二端、第一端与第二端之间至少一个接收激励信号，所述的激励信号为电压信号、电流信号、或者电压信号和电流信号的组合，所述功率端产生与激励信号呈单调变化关系的电流。

更进一步的，所述第一端通过电气连接部连接第二端，所述电气连接部为一导线、一个电阻或多个电阻的组合、一个晶体管或多个晶体管的组合三种情况中的至少一种。

更进一步的，功率端的电流通过压控电流源或电流镜产生，压控电流源或电流镜从第一端和/或第二端采样激励信号。

一种级连驱动电路，包括一个首驱动电路、一个尾驱动电路和n个中间驱动电路，所述的首驱动电路、尾驱动电路和中间驱动电路为基于上述任一所述的驱动电路，n为自然数，首驱动电路、尾驱动电路和中间驱动电路对应的功率端分别并联；

首驱动电路的第二端连接第一个中间驱动电路的第一端，前一个中间驱动电路的第二端和后一个中间驱动电路的第一端依次串接，最后一个中间驱动电路的第二端连接尾驱动电路的第一端，构成电气通路；每一个驱动电路获得电气通路上的激励信号，并在功率端输出电流。

一种芯片，所述芯片采用上述任一所述驱动电路,所述芯片包括芯片地。

更进一步的，至少一个功率引脚，功率引脚内部连接驱动电路对应的功率端；以及，

至少一个第一引脚，每个第一引脚内部连接驱动电路对应的第一端

和/或

包括至少一个第二引脚，每个第二引脚内部连接驱动电路对应的第二端。

更进一步的，当所述芯片同时包括第一引脚和第二引脚时，第一引脚和对应的第二引脚之间的几何连线为第一几何连线，若干组第一引脚和第二引脚构成若干条第一几何连线，每一条第一几何连线和其它的第一几何连线中的至少一条互不交叉；

当有一个功率引脚时，所述的功率引脚为第一功率引脚，第一功率引脚设置在所有第一几何连线的一侧；

或

当有两个功率引脚时，一个功率引脚为所述第一功率引脚，另一个为第二功率引脚，第一功率引脚和第二功率引脚分别内部连接驱动电路两个功率端，第一功率引脚和第二功率引脚分别设置在所有第一几何连线的两侧；

或

当芯片的驱动电路有三个以上功率端时，所述芯片包括至少一个中间功率引脚和/或对应的至少一个辅助中间功率引脚；

同时包括中间功率引脚和辅助中间功率引脚时，每一组中间功率引脚和辅助中间功率引脚共同连接芯片内部的一个功率端，中间功率引脚和对应的辅助中间功率引脚构成一条第二几何连线，若干组中间功率引脚和对应的辅助中间功率引脚构成若干条第二几何连线，所有第二几何连线中的至少一条与所有第一几何连线中的至少一条互不交叉，第一功率引脚和第二功率引脚之间构成第三几何连线，第二几何连线与第三几何连线交叉。

更进一步的，还包括第一跳线引脚和/或第二跳线引脚，第一跳线引脚和/或第二跳线引脚连接芯片地或者悬空，同时包括第一跳线引脚和第二跳线引脚时，第一跳线引脚和第二跳线引脚之间构成第四几何连线；

第四几何连线与所有第一几何连线中的至少一条互不交叉；

当存在中间功率引脚和对应的辅助中间功率引脚构成至少一条第二几何连线时候，第四几何连线与所有第二几何连线中的至少一条互不交叉；

当存在第一功率引脚和第二功率引脚之间构成第三几何连线的时候，第四几何连线与第三几何连线交叉。

更进一步的，所述芯片还包括至少一部分产生激励信号的激励电路。

一种负载驱动电路，

包括一个首芯片、一个尾芯片和n个中间芯片，所述的首芯片、尾芯片和中间芯片为上述任意一个所述的芯片，n为自然数，

首芯片、尾芯片和中间芯片的芯片地并联；首芯片、尾芯片和中间芯片对应的功率引脚分别并联，用于驱动外部的负载；

所述的中间芯片包括至少一组第一引脚和第二引脚，首芯片包括至少一个第二引脚，尾芯片包括至少一个第一引脚，首芯片的第二引脚连接第一个中间芯片的第一引脚，前一个中间芯片的第二引脚和后一个中间芯片的第一引脚依次串接，最后一个中间芯片的第二引脚连接尾芯片的第一引脚，构成电气通路；所述的激励信号对电气通路上所有芯片内的驱动电路的第一端和第二端产生激励。

更进一步的，首芯片的第二跳线引脚与芯片地相连，

和/或

尾芯片的第二跳线引脚悬空或接地。

更进一步的，所述的负载包括至少一个led单元组，所述的led单元组由一个led或多个led组成。

一种照明装置，包括上述任一所述的驱动电路、级连驱动电路、芯片或负载驱动电路。

前述的压控电流源，其功能为接收输入电压信号，产生一或多个与输入电压信号成单调变化关系的电流信号，以下也是如此。

前述的电流镜，其功能为接收输入电流信号，产生一或多个与输入电流信号成单调变化关系的电流信号，以下也是如此。

前述的单调变化关系包括正单调变化和反单调变化，正单调变化指当输入信号增加时，输出信号随之增加，或者输入信号减小时，输出信号随之减小；反单调变化指当输入信号增加时，输出信号随之减小，或者输入信号减小时，输出信号随之增加。例如将输出信号配置为输入信号的一次函数。以下也是如此。

3.有益效果

相比于现有技术，本实用新型的优点在于：

本方案通过对芯片内部电路的合理配置，通过激励信号激励电气通路上所有的第一端im和第二端io，有效的对整体的负载电路，特别是led负载驱动电路进行驱动，在实际连线的时候，尽可能少的避免跳线的情况，最理想的情况下，可以做到无跳线，使得基于本驱动电路和芯片的整体应用层的设计更加简单，所耗费的材料成本、生产成本以及人工成本都大大降低，整体应用板的紧凑度好，更加适合市场需求。

附图说明

图1为本实用新型的驱动电路的一种结构示意图；

图2为本实用新型的驱动电路的另一种结构示意图；

图3为本实用新型的驱动电路的再一种结构示意图；

图4为本实用新型的级联驱动电路的一种结构示意图；

图5为本实用新型的级联驱动电路的另一种结构示意图；

图6为本实用新型的级联驱动电路的再一种结构示意图；

图7为本实用新型的芯片的一种结构示意图；

图8为本发明的芯片的另一种结构示意图；

图9为本实用新型的芯片的再一种结构示意图；

图10为本实用新型的用于说明引脚排布位置的关于几何连线的一种示意图；

图11为本实用新型的用于说明引脚排布位置的关于几何连线的另一种示意图；

图12为本实用新型的负载驱动电路的一种结构示意图；

图13为本实用新型的负载驱动电路的第二种结构示意图；

图14为本实用新型的负载驱动电路的第三种结构示意图；

图15为本实用新型的负载附加结构示意图。

具体实施方式

下面结合说明书附图和具体的实施例，对本实用新型作详细描述。

实施例

下述描述的内容，描述没有限制性，在不背离本发明的精神或者基本特征的情况下，能够以其他的具体形式实现本发明。附图中所示的也只是本发明创造的实施方式之一，实际的结构并不局限于此，权利要求中的任何附图标记不应限制所涉及的权利要求。所以，如果本领域的技术人员受其启示，在不脱离本创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本专利的保护范围。“包括”一词不排除其他元件或步骤，在元件前的“一个”一词不排除包括“多个”该元件。产品权利要求中陈述的多个元件也可以由一个元件通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

本方案提出了相应的驱动电路，包括至少一组相对应的第一端和第二端，还包括至少一个功率端，输出至少一路功率电流驱动外部负载，第一端、第二端、第一端与第二端之间至少一个接收激励信号，所述的激励信号为电压信号、电流信号、或者电压信号和电流信号的组合，所述功率端产生与激励信号呈单调变化关系的电流。在实际工作中，第一端用以检测各类外部信号并使之反映到所述第二端，第一端通过电气连接部连接第二端，所述电气连接部为一导线、一个电阻或多个电阻串联、一个晶体管或多个晶体管的组合三种情况中的至少一种。

实施例1

如图1所示，本发明的一种驱动电路的结构，包括第一端im和第二端io，其中，im和io短路连接，此时的电气连接部为一导线，io完全反映了im的信号，二者为相同的电压信号vom，vom为外部施加的激励信号，压控电流源vi1、vi2和vi3从第一端和/或第二端采样激励信号vom，在功率端d1、d2和dn上分别产生与vom呈单调变化关系的电流，即，当电压信号vom增大的时候，功率端d1、d2和dn的电流均增大，反之，当电压信号vom减小的时候，功率端d1、d2和dn的电流均减小。

实施例2

如图2所示，本发明的另一种驱动电路的结构，包括第一端im和第二端io，其中，im和io之间通过一个电阻连接，或者采用由多个电阻串并联组合连接，在im和io两端施加激励信号，在第一端和第二端之间形成电压差值，即电阻r两端产生电压信号vd，压控电流源via-1、via-2和via-3从第一端和/或第二端采样电压信号vd，在功率端d1、d2和dn上分别产生与vd呈单调变化关系的电流，即，当电压信号vd增大的时候，功率端d1、d2和dn的电流均增大，反之，当电压信号vd减小的时候，功率端d1、d2和dn的电流均减小。图2也可以解释为，电阻r和压控电流源via-1、via-2和via-3构成了电流镜，激励信号在第一端和第二端流过电流信号ir，电阻r检测电流信号ir，形成电压差vd后，再经由压控电流源via-1、via-2和via-3在功率端d1、d2和dn上产生与ir成单调变化关系的电流，即当电流ir增大时，功率端d1、d2和dn上的电流均增大，反之，当电压ir减小的时，功率端d1、d2和dn上的电流均减小。

实施例3

如图3所示，本发明的再一种驱动电路的结构，包括第一端im和第二端io，其中，im和io之间的电气部为电流镜的输入端ia，ia可以由一个或多个晶体管构成，当激励信号在ia上产生电流时，功率端d1、d2和dn的电流通过电流镜的输出端ia-1、ia-2和ia-3转换，输出与ia呈单调变化关系的电流，即当电流ia增大时，功率端d1、d2和dn输出的电流均增大，反之，当电流ia减小的时候，功率端d1、d2和dn输出的电流均减小。

对实施例1及其对应的图1、实施例2及其对应的图2和实施例3及其对应的图3，仅仅说明了功率端电流与第一端和第二端的信号之间的单调变化关系，并非限定具体实施电路，本领域的技术人员利用任何其它方案实现相同的效果，并未脱离本发明的保护范围。另外，为了更好的理解上述实施例，补充说明如下：

实际产品设计中，功率端d1、d2和d3的电流也可以由其它信号或者电路控制，例如采样与温度有关的信号，当温度超过预定值时，直接或者间接地降低或关断d1、d2和d3的电流，避免发热。

功率端的数量不受3个限制，可以为一个、两个或多个，另外，在某些应用中，部分功率端需要通过与之连接的中间功率端和辅助的功率端输出，如图1、图2和3中的dn和dn1。

根据需要，可以有多组第一端和第二端，接收多个激励信号，由多组压控电流源或电流镜转换激励信号在功率端产生电流，功率端也可以有多组，每组可以为一个或多个，多组激励信号和多组或者多个功率端的数量可以设计为多种对应模式，不受本发明的实施例限制。

上述实施例的有益效果为：通过上述的实施例，功率端的电流可以由施加在第一端、第二端、第一端与第二端之间的电压信号、电流信号和/或二者组合信号中的任意一种激励信号控制，通过上述的电路形式，可以直接在电路方面有选择地进行相应的构建，获得对应的驱动电路、级联驱动电路、芯片以及负载驱动电路。

实施例4

如图4所示，基于上述的驱动电路，可以设计相应的级连驱动电路，包括，一个首驱动电路、一个尾驱动电路和一个中间驱动电路，其中，所有的驱动电路对应的功率端并联；第一端im和第二端io依次串联，首驱动电路的第二端io连接中间驱动电路的第一端im，中间驱动电路的第二端io连接尾驱动电路的第一端im，尾驱动电路的第二端io悬空，构成以首驱动电路的第一端im起，尾驱动电路的第二端io止的电气通路，该电气通路上的所有的第一端im和第二端io串接在一起接收激励信号；激励信号a1是一个电路单元，其输出为电压一端连接在电气通路一端，另一端接地，在每一个驱动电路的第一端im和第二端io上产生相同的激励电压信号，每一个驱动电路按照图1所述的工作原理，于各功率端产生与激励信号呈单调变化关系的电流。

实施例5

如图5，另一种结构的级连驱动电路，包括，一个首驱动电路、一个尾驱动电路和一个中间驱动电路，其中，所有的驱动电路对应的功率端并联；第一端im和第二端io依次串联，首驱动电路的第二端连接中间驱动电路的第一端，中间驱动电路的第二端连接尾驱动电路的第一端，构成以首驱动电路的第一端起，尾驱动电路的第二端止的电气通路，该电气通路上的所有的第一端im和第二端io串接在一起接收激励信号；激励信号s1是一个电路单元，其输出可以为电压信号，也可以为电流信号，或者二者的组合，并联在电气通路两端，在每一个驱动电路的第一端im和第二端io上产生激励电流和激励电压，每一个驱动电路按照图2所述的工作原理，于各功率端产生与激励信号呈单调变化关系的电流。

在具体应用中，激励信号也可以由多个电路单元产生，如图6给出了分散配置的方案的另一种结构示意图，在图5的基础上增加了电压源v2分别进行相应的设置，当然，还有更多的变化，主要根据需求和方案进行适应性的配置，例如用一电流源交替并联在每一个驱动电路的第一端和第二端上，可以交替改变每一个驱动电路的功率端的电流。

实施例4及其对应的图4、实施例5及其对应的图5和图6，也可以不包含中间驱动电路，或者包含更多级的驱动电路。

实际应用中，激励信号可以被设计成与母线电压相关，使各个驱动电路的功率端电流形状跟随母线电压形状，这在由市电供电的应用中可以优化功率因数；再例如，该输出信号也可以被设计为受cpu等装置控制，实现预设的功能。

对应的，进行相应的设计，将上述电路运用于芯片中，所述芯片采用上述任一所述驱动电路,所述芯片包括芯片地。

芯片配置为两侧设置有引脚的形式，也可以设置为其它类型的封装结构，如两个相邻侧甚至是三侧或四侧设置有引脚的形式；

其中芯片结构上包括至少一个功率引脚，功率引脚内部连接驱动电路对应的功率端；以及，

至少一个第一引脚，每个第一引脚内部连接驱动电路对应的第一端

和/或

包括至少一个第二引脚，每个第二引脚内部连接驱动电路对应的第二端。

具体的引脚方式可以根据需求进行设置，作为一个整体电路的首芯片时候，可以只有第二引脚，没有第一引脚，作为一个整体电路的尾芯片的时候，可以只有第一引脚，没有第二引脚，中间芯片有第一引脚和第二引脚。

实施例6

针对于上述驱动电路的实施例，不同设计的引脚分别适用于整体电路中不同位置的芯片，图7中的芯片设置适用于一个驱动负载的级连电路的首芯片，图8中适用于中间芯片，图9适用于尾芯片。

图7中，是一种结构的芯片的示意图，包括一第二引脚io、一第一功率引脚d1、一第二功率引脚d2、一中间功率引脚dn和一第二跳线引脚jp2，共5个引脚。该芯片内包含部分或者全部激励电路，理论上，如果芯片内包含了全部的激励电路，则该芯片的第一引脚im可以只存在与芯片内部而不必由芯片引脚引出，实际上，通常需要设计部分激励电路在外面以便灵活地使用芯片，故图7中未给出上述5个引脚之外的其余引脚，其余的引脚配置可以根据实际情况设计。

图8中，是另一种结构芯片的示意图，包括一第一跳线引脚jp1、一第二跳线引脚jp2、一第一引脚im、一第二引脚io、一第一功率引脚d1、一第二功率引脚d2、一中间功率引脚dn和一辅助中间功率引脚dn1；一第一跳线引脚jp1和一第二跳线引脚jp2、第一引脚im和第二引脚io、中间功率端和辅助中间功率引脚组成三组引脚，且三组引脚分别构成的几何连线互不交叉，这有利于多个芯片级联时的电路板级的铜箔走线。关于几何连线，本说明书另外部分有详细描述。

图9的芯片结构，是采用图4所示的级联驱动电路形式时，尾芯片的第二引脚io是悬空的，该引脚可以被省略；采用图5和图6所示的级联驱动电路形式时，尾芯片的第二引脚io需要连接芯片地，也可以连接固定电平，通过芯片内部设置，该引脚也可以被省略；另外，本发明设置的第一跳线引脚和第二跳线引脚，其目的之一是为了在电路板上利用它连接各个级联驱动电路对应的芯片之间的芯片地，这适用于在电路板上连接不同芯片的芯片地受限制的场合，例如单面布线的电路板或芯片封装下面有散热金属不利于走线的应用，中间芯片特别需要这一功能，但尾芯片可以不用该功能，换言之，尾芯片的第二跳线引脚可以不被使用，因此，该引脚也可以被省略。图9中，包括一第一跳线引脚jp1、一第一引脚im、一中间功率引脚dn、一辅助中间功率引脚dn1、一第一功率引脚d1和一第二功率引脚d2，未给出第二引脚io和第二跳线引脚jp2，在芯片引脚数量受限的时候，有必要省略这两个引脚。

当然，尾芯片也可以采用和中间芯片相同的引脚设置，也包含第二跳线引脚jp2和第二引脚io，此时，尾芯片的io可以连接芯片地或配置为固定电平，这既可以通过外部电路实现，，也可以通过改变尾芯片的第二跳线引脚jp2的连接方式来实现，当配置尾芯片的第二跳线引脚jp2连接芯片地时，芯片内部识别该该状态，不改变第二引脚io的状态，此时该芯片适用于首芯片或中间芯片；当配置尾芯片的第二跳线引脚jp2悬空时，芯片内部识别该该状态，在芯片内部设置第二引脚io连接到芯片地或者固定电平，此时该芯片适用于首芯片或中间芯片。

前述的悬空，指该引脚不与其它电信号连接，或者即使连接，也并不影响电路功能，以下也是如此。

图7、图8和图9仅仅给出了较简单的一种芯片引脚设计的思路，实际设计的时候，可以根据需求另行优化，例如，为了减少芯片种类，将首芯片和尾芯片都设计为中间芯片的形式。

芯片还可以设置有散热片ht，ht也可以作为一个引脚，通常为了减少使用的引脚数量，将图7、图8和图9中的散热片、第一跳线引脚和第二跳线引脚中的至少一个配置为芯片地。

本实施例中，芯片设置有三个功率引脚，当然具体的，只要保证一个以上功率引脚都符合本发明的方案，例如可以不设置中间功率引脚dn和辅助中间功率引脚dn1。

第一引脚im、第二引脚io，中间功率引脚dn和辅助中间功率引脚dn1都可以配置为更多组。

当芯片作为首芯片设计，并且首芯片省略掉第一跳线引脚、第一引脚、第一中间功率引脚中的一个或多个的时候，以及当芯片作为尾芯片设计，并且尾芯片省略掉第二跳线引脚、第二引脚中的一个或多个的同时，不改变与中间芯片相对应的引脚排列顺序，依然可以维持多个芯片级联时，此时也没有跳线，依然可以实现本方案的技术效果。图7、图8和图9中，芯片的外形，可以采用双列直插的封装外形，例如sop-8或者带有散热片的esop-8，这三个图中，引脚上标注的序号和引脚的位置顺序，是一种较优化设计实施方式。当然，本领域的技术人员应当知道，还有其它不脱离本发明范围的优化设计方式。

关于芯片引脚排布，本发明有一个特定的设置，为了更好的描述芯片引脚排布的位置关系，引入“几何连线”一词，所述几何连线是虚拟的，并非实际存在的任何连线，其具体含义为：

几何连线的定义如下：将芯片焊接在一个平面电路板上，在该电路板上不超出芯片塑封体以及芯片引脚占用的平面范围内，虚拟一个任意形状线段，该线段的一端从芯片的一个引脚开始，另一端终止于芯片的另一个引脚，所述线段定义为几何连线。如图10所示，线段a、线段b、线段c和线段d是几何连线，线段e不是几何连线，几何连线a和几何连线b互不交叉，几何连线a、几何连线c和几何连线d之间互不交叉，几何连线b和几何连线c互相交叉，几何连线b和几何连线d互相交叉。

下面以双列直插的封装为例，对本发明关于芯片引脚排列的实施方案进行描述，如图11。

当芯片包括第一引脚im和第二引脚io时，第一引脚im和对应的第二引脚io之间的几何连线为第一几何连线，若干组第一引脚和第二引脚构成若干条第一几何连线，每一条第一几何连线和其它的第一几何连线中的至少一条互不交叉，如图11，第一组第一引脚im与第二引脚io之间的几何连线、第二组第一引脚im2与第二引脚io2之间的几何连线，互不交叉；

当有一个功率引脚时，所述的功率引脚为第一功率引脚d1，第一功率引脚d1设置在所有第一几何连线的一侧，如图11，第一功率引脚d1设置在所有第一几何连线的右上侧，所有第一几何连线包括第一组第一引脚im与第二引脚io之间的几何连线、第二组第一引脚im2与第二引脚io2之间的几何连线。当有两个功率引脚时，一个功率引脚为所述第一功率引脚d1，另一个为第二功率引脚d2，第一功率引脚d1和第二功率d2引脚分别内部连接驱动电路两个功率端，第一功率引脚d1和第二功率引脚d2分别设置在所有第一几何连线的两侧，如图11，所有第一几何连线包括：第一组第一引脚im与第二引脚io之间的几何连线、第二组第一引脚im2与第二引脚io2之间的几何连线，第一功率引脚d1和第二功率引脚d2分别位于所有第一几何连线的两侧：右上侧和左下侧。

当芯片的驱动电路有三个或三个以上功率端时，所述芯片包括至少一个中间功率引脚和/或对应的至少一个辅助中间功率引脚；同时包括中间功率引脚和辅助中间功率引脚时，每一组中间功率引脚和辅助中间功率引脚共同连接芯片内部的一个功率端，中间功率引脚和对应的辅助中间功率引脚构成一条第二几何连线，若干组中间功率引脚和对应的辅助中间功率引脚构成若干条第二几何连线，所有第二几何连线中的至少一条与所有第一几何连线中的至少一条互不交叉，第一功率引脚d1和第二功率引脚d2之间构成第三几何连线，所有的第二几何连线与第三几何连线交叉；图11中，有两组第二几何连线，分别为：第一组，中间功率引脚dn和对应的辅助中间功率引脚dn1之间的几何连线；第二组，中间功率引脚dm和对应的辅助中间功率引脚dm1之间的几何连线。

图11中，芯片同时包括第一跳线引脚jp1和第二跳线引脚jp2时，第一跳线引脚jp1和第二跳线引脚jp2之间构成第四几何连线，第四几何连线与所有第一几何连线中的至少一条互不交叉；

当存在中间功率引脚和对应的辅助中间功率引脚构成至少一条第二几何连线时候，第四几何连线与所有第二几何连线中的至少一条互不交叉；

当存在第一功率引脚和第二功率引脚之间构成第三几何连线的时候，第四几何连线与第三几何连线交叉。

上述方案中对几何连线设计为互不交叉，有利于多个级联的芯片在电路板上的覆铜走线，实现了不用跳线电阻也能够连通的效果，本领域的技术人员应当知道，至少有两条线互不交叉时候，就可以省略至少一条跳线，越多的线互不交叉，其省略的跳线越多，可以降低更多的成本，当然，最理想的方式是，所有的线之间都互不交叉，具体的会根据实际情况进行相应的设计。

以上针对图11的描述，可以简化为图8，当第一几何连线和第二几何连线都是一组的时候，可以简化为图8形式。

通过上述对引脚的限制性设计，可以保证，多个芯片在级连的时候需要跳线的情况更少甚至没有，具体的在应用电路中可以看出。

实施例7

下面针对具体实施例对本发明的负载驱动电路作具体说明。

包括一个首芯片、一个尾芯片和n个中间芯片，所述的首芯片、尾芯片和中间芯片使用上述任一实施方式的芯片，n为自然数；

首芯片、尾芯片和中间芯片的芯片地并联；首芯片、尾芯片和中间芯片对应的功率引脚分别并联，用于驱动外部的负载；

所述的中间芯片包括至少一组第一引脚和第二引脚，首芯片包括至少一个第二引脚，尾芯片包括至少一个对应的第一引脚，首芯片的第二引脚连接第一个中间芯片对应的第一引脚，前一个中间芯片对应的第二引脚和后一个中间芯片对应的第一引脚依次串接，最后一个中间芯片对应的第二引脚连接尾芯片对应的第一引脚，构成电气通路；所述的激励信号对电气通路上所有芯片内的驱动电路的第一端和第二端产生激励；

所述的负载为至少一个led单元组，所述的led单元组由一或多个单颗led串并联组成；

本实施例以n＝1个中间芯片为例进行描述：

图12中，每个芯片包括一个功率引脚d1、两组第一引脚im和第二引脚io，激励信号1和激励信号2分别激励两个电气通路，每个电气通路由位于每个芯片上的第一引脚im和与之对应的第二引脚io依次串接构成。

两组第一引脚im和第二引脚io之间的几何连线互不交叉。

从电路图可以明显看出，该负载驱动电路由多个芯片级联构成，级联的芯片之间没有跳线，并且只有其中的一个芯片，首芯片，连接有产生激励信号的激励电路。

图13中，每个芯片包括第一功率引脚d1、第二功率引脚d2、第一跳线引脚jp1(与芯片地gnd共用一个引脚，此处标识为gnd)、第二跳线引脚jp2(此处第二跳线引脚悬空，未予以标识)和一组第一引脚im、第二引脚io，激励信号激励电气通路，电气通路由位于每个芯片上的第一引脚im和与之对应的第二引脚io依次串接构成。

第一引脚im和第二引脚io之间的几何连线，第一跳线引脚(gnd)和悬空的第二跳线引脚构成的几何连线互不交叉；同时均与第一功率引脚d1和第二功率引脚d2构成的几何连线交叉。

从电路图可以明显看出，该负载驱动电路由多个芯片级联而成，级联的芯片之间没有跳线，并在其中的一个芯片，首芯片，连接有产生激励信号的激励电路。

图12和图13中的芯片上都包含一个散热片，与第一跳线引脚共同连接到芯片地，并且，首芯片和中间芯片采用相同的引脚设计方式，激励电路至少一部分未包含在芯片内部，尾芯片的第二跳线引脚和第二引脚io在实施例中均未与外部器件进行电气连接，在芯片引脚设计方面可以省略。

图14中，中间芯片包括第一功率引脚d1、第二功率引脚d2、中间功率端dn和在芯片内部与之短路连接的辅助中间功率引脚dn1，一个第一跳线引脚jp1、一个第二跳线引脚jp2、第一引脚im和第二引脚io；

首芯片内部集成了产生激励信号的激励电路，与中间芯片相比，不包括第一跳线引脚jp1、第一引脚im和辅助中间功率引脚dn1；

尾芯片采用与中间芯片相同的引脚设计方式，其第二引脚io和第二跳线引脚jp2均连接芯片地。

首芯片内的激励电路产生激励信号，激励电气通路，电气通路由位于每个芯片上的驱动电路上的第一端与第二端依次串接构成。

第一引脚im和第二引脚io构成的几何连线、第一跳线引脚jp1和第二跳线引脚jp2构成的几何连线、中间功率引脚dn和辅助中间功率引脚dn1构成的几何连线，三者之间互不交叉；同时均与第一功率引脚d1和第二功率引脚d2构成的几何连线交叉。

从电路图可以明显看出，该负载驱动电路由多个芯片级联而成，级联的芯片之间没有跳线，并在其中的一个芯片，首芯片，集成了产生激励信号的激励电路。当在两个或两个以上中间芯片时候，其连接方式类似，只需要将所有中间芯片都放在中间连接就可以，在此不多赘述。

上述的led单元至少包含一led，优选的，可以被配置有与led并联的储能电容，以降低led的电流纹波，优选的，可以被配置有与之串联的电流源，以降低led的电流纹波，优选的，单个或全部的每一个led单元可以被配置有单向开关，单向开关可以为二极管等方案，用以阻断储能电容对led之外的电气通路放电。

如图15所示，负载led单元包括三个led，分别为led1、led2和ledn，在每一个led上面串联一电流源，对应分别为i1、i2和in，led和对应的电流源的串联支路两端并联有储能电容，分别为c1、c2和cn，并且在led、对应的电流源和对应的储能电容的组合之外串联有阻断二极管d1、d2和dn。

上述的驱动电路、芯片以及应用可以设置在照明装置中，只要是包括上述方案的照明装置，都在我们的保护范围之内。