一种多输入可配置的逐次逼近型电容DAC电路的制作方法

本实用新型属于电容dac电路技术领域，尤其涉及一种多输入可配置的逐次逼近型电容dac电路。

背景技术：

随着国家对国产化军用航天芯片需求和要求的逐步提高，运用于军工领域的模数转换器芯片作为核心电路之一，核心技术的国产化势在必行。由于军工领域中许多芯片为正负高电压输入，从功耗和性能的角度考虑，必须转换为正的低压才能供后端模数转换器处理，然而，通过电阻分压的方式将高压输入转到低压域面临着功耗、线性度和驱动能力不足的问题；对于包含正负高压输入的多种输入范围可配置的模数转换器电路，目前仍未有性能可靠的产品，从而严重限制了我国芯片自主化的进程。

技术实现要素：

为了解决上述问题，本实用新型提供了一种多输入可配置的逐次逼近型电容dac电路，包含比较器、第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列、第五段电容阵列；

所述第一段电容阵列的一端与第三段电容阵列的一端、第二段电容阵列的一端与第四段电容阵列的一端分别通过开关连接；

所述第三段电容阵列与第四段电容阵列通过开关连接的公共端与比较器的第一输入端连接；

所述第五段电容阵列的一端通过一个桥接电容与所述比较器的第一输入端连接。

作为上述方案的进一步说明，所述第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列分别包含有依次连接的六个二进制电容阵列和一个尾电容；所述第五段电容阵列包含有依次连接的六个二进制电容。

本实用新型的有益效果：本实用新型可以为多种应用场景提供解决方案，利用电容的电荷再分布特性将高压输入信号降到低压域，再进行量化，相比较于电阻分压式的前端和直接高压域的量化，提高了速度和精度，降低了功耗。

附图说明

图1：实施例中完整电容耦合式dac电路结构；

图2：实施例中无共模采样电容阵列电路开关时序；

图3：多种输入范围可配置的电容dac阵列；

(a)0～5v输入范围下采样电容阵列选择及转换过程；

(b)0～10v输入范围下采样电容阵列选择及转换过程；

(c)-5v～5v输入范围下采样电容阵列选择及转换过程；

(d)-10～10v输入范围下采样电容阵列选择及转换过程。

具体实施方式

下面将结合附图和具体实施方式对本实用新型作进一步说明。

结合图1-3，本实施例提供了一种多输入可配置的逐次逼近型电容dac电路，其包含比较器、第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列、第五段电容阵列；其中第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列分别包含有依次连接的六个二进制电容阵列和一个尾电容，第五段电容阵列包含有依次连接的六个二进制电容(参照图1)；第一段电容阵列的一端与第三段电容阵列的一端、第二段电容阵列的一端与第四段电容阵列的一端分别通过开关连接，本开关由采样时序控制；第三段电容阵列与第四段电容阵列通过开关φ2连接的公共端与比较器的第一输入端连接；第五段电容阵列的一端通过一个桥接电容实现了十二位二进制电容阵列，与比较器的第一输入端连接，且不参与采样，只负责转换，而第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列为四段采样电容。

应用本电路时，可以设置两路本多输入可配置的逐次逼近型电容dac电路，第一路按照上述方法，第一段电容阵列、第二段电容阵列的公共端与开关φ2的左侧连接，并通过开关φ1与电源电压连接；第三段电容阵列、第四段电容阵列的公共端与开关φ2的右侧连接，并通过开关φ1与地连接，然后与比较器的第一输入端连接，第一段电容阵列、第二段电容阵列、第三段电容阵列、第四段电容阵列的另一端分别与采样开关φs连接，形成整个应用电路的p端，第五段电容阵列通过桥接开关与比较器的第一输入端连接；第二路多输入可配置的逐次逼近型电容dac电路参照第一路的连接方式与比较器的第二输入端连接，形成整个应用电路的n端。

上述应用电路有四种输入模式，其采样转换过程如下：

如图3(a)，当输入范围为0～5v时，四段采样电容参与采样，总的采样电容为4cs1，采样过程中，电容上的电荷为：

qtot＝(vcm-vin)*4cs1

采样结束后，比较器输入端的电压为：

vcm+0.5vref-vin

比较器输入端的电压差为：

0.5vref-vin(±2.5v)

如图3(b)，当输入范围为0～10v时，两段采样电容参与采样，总的采样电容为2cs1，采样过程中，电容上的电荷为：

qtot＝(vcm-0.5vin)*4cs1

采样结束后，比较器输入端的电压为：

vcm+0.5vref-0.5vin

比较器输入端的电压差为：

0.5vref-0.5vin(±2.5v)

如图3(c)，当输入范围为-5v～5v时，两段采样电容参与采样，总的采样电容为2cs1，采样过程中，电容上的电荷为：

qtot＝(vcm-0.5vin-0.5vref)*4cs1

采样结束后，比较器输入端的电压为：

vcm-0.5vin

比较器输入端的电压差为：

-0.5vin(±2.5v)

如图3(d)，当输入范围为0～5v时，四段采样电容参与采样，总的采样电容为4cs1，采样过程中，电容上的电荷为：

qtot＝(vcm-0.25vin-0.5vref)*4cs1

采样结束后，比较器输入端的电压为：

vcm-0.25vin

比较器输入端的电压差为：

-0.25vin(±2.5v)

对于配置的四种不同范围的输入，采用以上的开关时序，可以转化为同一种量化过程，从而在低压域实现量化。

对于0～5v范围输入，采样电容满足：

在高压域，对于±10v范围输入，同样也满足：

如图2所示，为图1电容阵列量化过程中的开关时序，在量化过程中，开关φs、φ1处于关断状态，φ2处于导通状态，此时四段采样电容阵列公共端短接；当量化结束，电路进入采样状态，开关φs导通，如图2所示，采样电容的底层极板接vin，开关φ1导通，第一段、第二段采样电容公共端接电源电压，第二段、第三段采样电容公共端接地，开关φ2断开，采样电容的公共端断开；在采样结束时，开关φ1先行关断，从而采样电容顶层极板存储的电荷保持恒定，从而消除了采样开关注入电荷的影响，之后开关φ2导通，φ2左侧电容公共端存储的电荷由于处于高电势，开始像φ2右侧转移，最终实现了共模电压为一半的电源电压，紧接着开关φ1关断，采样过程正式结束；采样过程通过电荷转移实现了无共模采样，从而消除了由于共模电压产生电路带来的额外功耗和面积开销。

如图1所示，为完整的电容dac电路结构，共包含c11～c6，尾电容ct，桥接电容cb，以及c5～c0，其中c11～c6和ct为采样电容，c5～c0为非采样电容，在采样过程中接固定电平，最高位电容权重c11＝c1_11+c2_11+c3_11+c4_11＝128c，次高位电容权重c10＝64c，以此类推，桥接电容的存在使得电容c5的权重值为：

c4的权重值为c，以此类推，从而实现了12位二进制权重阵列。

输入信号范围为0～5v时：所有采样开关进行采样，c10～c6和ct为0～5v的信号；

输入信号范围为0～10v时：sw_h开关进行采样，sw_l开关接agnd，c10～c6和ct为0～5v的信号；

输入信号范围为-5～5v时：sw_h开关进行采样，sw_l开关接ref，c10～c6和ct为0～5v的信号；

输入信号范围为0～10v时：sw1_h和sw2_h开关进行采样，sw3_h和sw4_h开关接ref，sw_l开关接agnd，c10～c6和ct为0～5v的信号。

通过上述电路原理的说明，可以看出该电容dac阵列利用的电容的充电和电荷再分布特性实现了0～5v、0～10v、-5v～5v以及-10v～10v四种输入范围可自由配置；并通过无共模采样大大降低了采样过程中的功耗。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本实用新型的专利保护范围内。