信号处理系统及方法与流程

本发明涉及电学技术领域，尤其涉及一种信号处理系统及方法。

背景技术：

具有数字域(domain)和模拟域之间的转换功能的半导体电路系统对于现代电子设备是必不可少的，现代电子设备包括移动电话，笔记本/平板计算机，数字照相机/便携式摄像机，导航系统等。在多通道应用中，一种常规的信号处理芯片设计可以采用多个模拟数字转换器(analog-to-digitalconverter，adc)来处理与不同通道的模拟信号相关的模拟数字转换。但是，在单个芯片中实现多个adc不可避免地会增加芯片面积。为了减小芯片面积，另一种传统的信号处理芯片设计可以采用以时间多路复用(time-multiplexing)的方式在不同信道之间共享的时间多路复用adc。但是，如果时间多路复用adc是由δ-σ(delta-sigma)adc实现的，则δ-σadc和随后的级联积分梳状(cascadedintegrator–comb，cic)滤波器都需要在两个通道的模拟信号的模拟到数字转换之间的间隔期间复位或重置(reset)。由于间歇重置间隔会降低有效采样频率，因此每个信道都需要在δ-σadc之前放置一个大型抗混迭滤波器(large-sizedanti-aliasingfilter，aaf)，以确保输入到时间多路复用δ-σadc的模拟信号的信号质量。结果，由于大尺寸的aaf而不能有效地减小芯片面积。

因此，需要用于多通道应用的创新信号处理芯片设计，以减小芯片面积。

技术实现要素：

有鉴于此，本发明提供一种信号处理系统及方法，以减小芯片面积。

根据本发明的第一方面，公开一种信号处理系统，包括：

模拟数字转换器，用于将第一模拟值转换为第一数字值并将第二模拟值转换为第二数字值，其中，所述模拟数字转换器包括：

第一数字模拟转换器电路，布置为在施加第一参考电压的第一电压域中操作，其中，通过所述第一数字模拟转换器电路确定第一数字值的第一比特段和第二数字值的第一比特段；以及

具有失配误差整形的第二数字模拟转换器电路，布置为在施加第二参考电压的第二电压域中操作，所述第二参考电压不同于所述第一参考电压，其中，通过所述第二数字模拟转换器电路确定所述第一数字值的第二比特段和所述第二数字值的第二比特段；当所述模拟数字转换器在操作中以确定所述第二数字值时，将模拟注入值注入所述第二模拟值，其中所述模拟注入值由数字注入值转换而来，所述数字注入值由所述第一数字值的第二比特段的比特的子集形成，以及通过将所述数字注入值注入到由所述第二数字模拟转换器电路确定的数字值，得到所述第二数字值的第二比特段。

根据本发明的第二方面，公开一种信号处理方法，包括：

执行模拟数字转换以将第一模拟值转换为第一数字值并将第二模拟值转换为第二数字值，其中，所述模拟数字转换包括：

在施加第一参考电压的第一电压域中执行第一数字模拟转换过程，其中，通过第一数字模拟转换过程确定第一数字值的第一比特段和第二数字值的第一比特段；以及

在施加与第一参考电压不同的第二参考电压的第二电压域中利用失配误差整形执行第二数字模拟转换过程，其中，通过所述第二数字模拟转换过程确定所述第一数字值的第二比特段和所述第二数字值的第二比特段；当所述模拟数字转换操作以确定所述第二数字值时，将模拟注入值注入所述第二模拟值，其中所述模拟注入值由数字注入值转换而来，所述数字注入值由所述第一数字值的第二比特段的比特的子集形成，以及通过将所述数字注入值注入到由所述第二数字模拟转换器电路确定的数字值，得到所述第二数字值的第二比特段。

本发明的信号处理系统采用多信道的信号处理芯片设计，无需大量的元件(例如无需δ-σadc中如此大量的元件)，并且也无需大量的大型抗混迭滤波器，可以减小芯片面积。

附图说明

图1是示出根据本发明实施例的具有在不同电压域(voltagedomain)中操作的数字模拟转换器(digital-to-analogconverter，dac)电路并且采用失配误差整形(mismatcherrorshaping，mes)技术的模拟数字转换器(adc)的图。

图2是示出根据本发明的实施例的失配误差整形的图。

图3是示出根据本发明的实施例的adc系统的图。

图4示出了图3所示的adc系统的操作。

图5是示出根据本发明的实施例的另一adc系统的图。

图6和图7示出了图5所示的adc系统的操作。

图8是示出根据本发明的实施例的具有在不同电压域中操作并且采用mes技术的具有dac电路的adc的示例的图。

图9是示出根据本发明的实施例的信号处理系统的图。

具体实施方式

贯穿以下描述和权利要求书使用某些术语，其指代特定部件。如本领域的技术人员将理解的，电子设备制造商可以用不同的名称来指代组件。本文文件无意区分名称不同但功能相同的组件。在以下描述和权利要求中，术语“包括”和“包含”以开放式方式使用，因此应解释为表示“包括但不限于...”。同样，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是通过直接电连接，或者是通过经由其他设备和连接件的间接电连接。

为了将数字输入转换成模拟输出，数字模拟转换器(dac)根据数字输入的值选择性地启动多个转换元件(例如，电阻器，电容器或电流源等)的子集，以便合成模拟输出。然而，转换元件的期望值存在偏差(例如，变化)，因此在转换期间引入失配误差(mismatcherror)。某些类型的模拟数字转换器(adc)也采用转换元件和/或利用内部dac执行模拟数字转换。因此，抑制失配误差对于dac和adc都很重要。在本发明的一些实施例中，采用失配误差整形(mes)技术或方案来减轻由电容失配和参考电压失配引起的失配误差。

图1是示出根据本发明实施例的具有在不同电压域中操作(或运行、运转、作业等)并采用失配误差整形(mes)技术的数字模拟转换器(dac)电路的模拟数字转换器(adc)的图。adc100将第一模拟值vi'(例如，先前采样的电压电平(voltagelevel))转换成第一数字值do'(例如，先前的数字编码(digitalcode))，并且将第二模拟值vi(例如，当前采样的电压电平))转换为第二数字值do(例如，当前的数字代码)。在本实施例中，adc100包括第一数字模拟转换器(dac)电路102，并且还包括其中实现有失配误差整形方案(由“mes”表示)106的第二dac电路104。第一dac电路102布置为在采用或施加第一参考电压vref_1的第一电压域10中操作(operating)，其中第一数字值do'的第一比特(bit)段(segment)和第二数字值do的第一比特段经由第一dac电路102确定。第二dac电路104布置为在第二电压域20中操作，第二电压域采用与第一参考电压vref_1不同的第二参考电压vref_2，其中第一数字值do'的第二比特段和第二数字值do的第二比特段经由第二dac电路104确定。例如，第一参考电压vref_1可以高于第二参考电压vref_2(第一参考电压决定adc输入信号的大小，若第二参考电压高于第一参考电压，整体的效率会降低，因此第一参考电压vref_1可以高于第二参考电压vref_2以提高效率)，第一dac电路102中的晶体管可以使用输入/输出(input/output，i/o)元件(例如耐高压元件)，第二dac电路104中的晶体管可以使用核心器件(coredevice)例如一般操作电压元件来实现。又例如，第一比特段可以是最高有效位(mostsignificantbit，msb)段(segment)，第二比特段可以是最低有效位(leastsignificantbit，lsb)段(segment)，第一dac电路102可以是msbdac，第二dac电路104可以是lsbdac。

在本发明的一些实施例中，可以使用题为“具有失配误差整形的模拟域和数字域之间的转换的系统”的美国专利号9,787,316中公开的mes技术来实现mes方案106。本申请和美国专利号9,787,316由同一受让人拥有，并且美国专利号9,787,316的唯一发明人是本申请的共同作者。美国专利第9,787,316号的全部内容通过引用并入本文。

根据mes方案106，当adc100操作以确定第二数字值do时，将模拟注入值注入第二模拟值vi，其中该模拟注入值是从由第一数字值do'的第二比特段的比特的子集形成的数字注入值转换而来的，通过将数字注入值注入到由第二dac电路104确定的数字值来汇出或得到第二数字值do的第二比特段(从而得到第二数字值do)。mes方案106的进一步细节描述如下。

短暂滤波(temporalfiltering)可用于整形失配误差，使得整形的失配误差(整形失配误差)可远离期望信号的频带分布(高于期望信号的频带的信号会被随后的数字滤波器滤除)。图2是示出根据本发明的实施例的失配误差整形的图。如图2所示，转换值序列的失配误差可形成具有k的误差序列e(k)，k表示时间索引，并且序列e(k)可在期望信号的频带附近的频率处缓慢变化，因此污染了所期望的信号(未示出)。然而，通过从序列e(k)中减去延迟序列e(k-1)，所得的序列e(k)-e(k-1)可以在远离期望信号的频带的频率处快速变化。因此，失配误差整形为高通频带(high-passband)。就z变换而言，延迟序列也可以表示为z^-1*e(k)。因此，序列e(k)-e(k-1)可以表示为(1-z^-1)*e(k)，这意味着误差e(k)由一阶高通滤波器滤波。

图3是示出根据本发明的实施例的adc系统的图。adc300可以实现逐次逼近(successiveapproximation，sar)adc，以利用mes将模拟值vi转换为数字值do。adc系统300包括比较器310，寄存器340，外围电路330，附加控制电路350和包括电容器c[n]，c[n-1]，…，c[1]的电容器阵列320。和c[0]。外围电路330可以包括开关sil，多个开关sw[n]，sw[n-1]，…，sw[1]和sw[0]，以及多个偏置电路da[n]，da[n-1]，…，da[1]和da[0]。开关si1耦合在模拟值vi和公共节点nz1之间。比较器310耦合到节点nz1，并且能够检查节点nz1处的电压vz1是否大于电压vc。每个电容器c[n](对于n＝n，n-1，…，1、0)可以具有耦合到节点nz1的顶部端子和耦合到开关sw[n]的底部端子以选择性地传导至恒定的重置电压或复位电压v0(例如，接地电平)或偏置电路da[n]。寄存器340可以注册比特b[n]，b[n-1]，…，b[1]和b[0]。每个偏置电路da[n]可以根据比特b[n]提供电压-b[n]*vr，其中vr可以是在电压域中使用的参考电压(例如，电源电压)。图3中的adc系统300是单端示例，但是可以扩展到差分设计(例如比较器310接收差分输入信号)。先前技术中，一般均采用δ-σadc来进行信号处理，然而δ-σadc元器件很多，占用面积大。而saradc相对来说元器件较少，但是saradc无法直接用于本发明所需的信号处理系统中。因此本发明的发明人创造性的通过将数字注入值注入到由第二dac电路104确定的数字值来汇出或得到第二数字值do的第二比特段，使得saradc的架构可以应用于本发明所需的信号处理系统。具体来说本发明信号处理系统的adc采用saradc，并且通过将数字注入值注入到由第二dac电路104确定的数字值来汇出或得到第二数字值do的第二比特段，这样就可以采用saradc的架构得到本发明所需的信号处理系统，并且具有saradc所具有的小尺寸、元器件减少的优点，从而减小了芯片的面积；本发明采用上述方案还具有较高的分辨率和线性度，从而在减小芯片面积的同时提高了芯片的性能。

请结合图4参考图3，图4是图3所示adc系统300的操作示意图。adc系统300花费一个周期400将模拟值vi转换为数字值do。如图4所示，在周期400之前，在先前的周期400'期间，adc系统300已经将先前的模拟值vi'转换为具有数字值d'的先前数字值do'＝d'-dinj'。d'和dinj'分别是两个数字值d和dinj的先前版本，并且d'＝{d'[n]，…，d'[n]，…，d'[0]}。

循环(或周期)400包括采样和注入阶段402a，复位阶段402b，转换阶段404和可选的备用阶段406(某些设计可能没有备用阶段)。在采样和注入阶段402a期间，开关si1将模拟值vi传导至节点nz1，并且附加控制电路350控制寄存器340以将比特d'[n]至d'[0]保持注册为比特b[n]至b[0]，附加控制电路350控制开关sw[n]至sw[0]的第一子集(例如，sw[n])，以将电压v0传导至电容器c[n]至c[0]第一子集(例如，c[n])的底部端子，并且附加控制电路350控制开关sw[n]至sw[0]的第二子集(例如，sw[n-1]至sw[0])，以分别将偏置电路da[n]至da[0]的相应第二子集(例如，da[n-1]至da[0])导通到相应电容器c[n]至c[1]的第二子集(例如，c[n-1]至c[0])的底部端子，这样属于偏置电路的第二子集的每个偏置电路da[n]就向电容器c[n]的底部端子提供电压-d'[n]*vr(其中，-d'[n]*vr在数学式为负数值，但电路上是共模电压为基准的电压vcm-d'[n]*vr，仍然大于0，其中vcm为共模电压)。

在采样和注入阶段402a之后，开关si1停止将模拟值vi导通至节点nz1，附加控制电路350控制外围电路330在复位阶段402b期间将导通电容器c[n]至c[0]的底部端子为电压v0，并且将寄存器340的比特b[n]至b[0]复位为未确定。因此，反映d[n-1]*c[n-1]*+d[n-2]*c[n-2]+…+d[1]*c[1]+…+d[0]*c[0]总和的模拟注入值vinj(未示出)与模拟值vi组合，形成组合模拟值vcb(未示出)，并且组合模拟值vcb将在比较阶段404转换为数字值。换句话说，由于电容器阵列320和外围电路330在比较阶段404期间通过将数字比特b[n]至b[0]反映为模拟电压vz1而共同用作dac306，附加控制电路350和寄存器340共同用作第一注入电路302，以使得在采样和注入阶段402a和复位阶段402b期间能够将模拟注入值vinj注入到电压vz1。模拟注入值vinj由dac306从数字注入值dinj转换，其中数字注入值dinj由先前的数字值d'(例如dinj＝{d'[n-1]，…，d'[0]})的比特的第二子集(例如，d'[n-1]至d'[0])形成。

在比较阶段404期间，开关si1停止将模拟值vi传导至节点nz1。比较阶段404包括多个比特确定(bit-decision)周期p[n]，p[n-1]，…，p[1]和p[0]。在阶段402a之后并且在周期p[n]之前，比较器310确定电压vz是否大于电压vc以确定比特b[n]是1还是相反(例如为0)。在周期p[n]期间，开关sw[n]切换到提供设置电压-b[n]*vr的偏置电路da[n]，而将sw[n-1]切换到sw[0]保持导通到电压v0，从而节点nz1上的电压vz1反映了数值vcb-b[n]*vr*c[n]/ct，ct反映了电容器c[n]至c[0]的总电容。比较器310确定电压vz1是否大于电压vc，以确定比特b[n-1]是1还是相反(例如为0)。

一旦确定了比特b[n-1]，adc系统300进入周期p[n-1]。在周期p[n-1]中，开关sw[n-1]切换到偏置电路da[n-1]，该偏置电路提供电压-b[n-1]*vr，而开关sw[n-2]至sw[0]保持导通至电压v0，因此电压vz1反映了数值vcb-vr*(b[n]*c[n]+b[n-1]c[n-1])/ct。比较器310确定电压vz1是否大于电压vc，以确定比特b[n-2]是1还是相反(例如为0)。

由于在周期p[n]，p[n-1]，…，p[n+1]之后分别依次确定了比特b[n-1]至b[n]，在周期p[n]，开关sw[n]至sw[n]分别切换至偏置电路da[n]至da[n]，偏置电路da[n]至da[n]分别提供电压-b[n]*vr至-b[n+1]*vr和-b[n]*vr，而开关sw[n-1]至sw[0]保持导通至电压v0，因此电压vz1反映了数值vcb-vr*(b[n]*c[n]+b[n-1]*c[n-1]+…+b[n+1]*c[n+1]+b[n]*c[n])/ct。比较器310确定电压vz1是否大于电压vc，以确定位b[n-1]是1还是相反(例如为0)。在周期p[n]至p[0]之后，确定所有比特b[n]至b[0]以形成数字值d＝{b[n]，…，b[n]，…，b[0]}。

电容器c[n]至c[0]的实际电容偏离理想电容。然而，寄存器340和附加控制电路350共同作为第一注入302操作，使得在阶段402a和402b期间将模拟注入值vinj注入到模拟值vcb。对称地，在数字域中，adc系统300可以例如进一步包括第二注入电路304(建模为求和块)，用于将数字值d与数字注入值dinj组合以形成数字值do。因此，电容器阵列320的失配整形为远离期望信号的频带。

根据本发明，每个电容器c[n]的绝对电容偏差比电容器c[n]与c[0]的相对电容比率的偏差要小，因为根据本发明的mes在数字域和模拟域中对称地进行整形。例如，假设电容器阵列包括具有理想电容比为率8：4：2：1但实际电容为7.6、4.3、1.8和0.9个单位的电容器c[3]至c[0]。根据本发明，通过在模拟和数字域中注入相应的偏差来对每个电容器的电容偏差进行整形，并且可以布置注入以消除由所选电容器(例如，c[3])定义的偏差，其余电容器的偏差仍待整形。因此，所选电容器c[3]可以认为具有1个单位的标准电容，而其余电容器c[2]至c[0]认为具有4.3/7.6、1.8/7.6和0.9/7.6的相对电容单位。因此，在图3和图4的实施例中，在数字域中注入的数字值dinj由先前数字值d'的比特的第二子集(例如，d'[n-1]至d'[0])形成的，而不是由所有比特d'[n]至d'[0]形成的。例如，数字值dinj可以等于d'[n-1]*2^(n-1)+。。。+d'[0]*2⁰，而数字值d'等于d'[n]*2ⁿ+d'[n-1]*2^(n-1)+。。。+d'[0]*2⁰。

请结合图6和图7参考图5。图5示出了根据本发明实施例的另一adc系统。图6和图7示出了图5所示的adc系统500的操作。adc系统500可以实现用于将模拟值vi转换为数字值dop的saradc。数字值dop是通过将两个数字值h和d以及带有负号的数字注入值dinj组合而成的，其中数字值h等于{h[m]，…，h[m]，…，h[0]}，数字值d等于{d[n]，…，d[n]，…，d[0]}。

adc系统500包括开关s12，比较器510，两个寄存器540和590，两个外围电路530和570，附加控制电路550，动态元件匹配(dynamicelementmatching，dem)电路580以及两个电容器阵列520和560。开关si2耦合在模拟值vi和公共节点nz2之间。比较器510耦合到节点nz2，并且能够确定节点nz2处的电压vz2是否大于电压vc。

电容器阵列520包括电容器c[n]，…，c[n]，…，c[0]；每个电容器c[n](对于n＝n，n-1，…，0)具有耦合至节点nz2的顶部端子，以及耦合至外围电路530的底部端子。寄存器540耦合至外围电路530，并注册比特b[n]至b[0]。外围电路530根据寄存器540的比特b[n]选择性地将每个电容器c[n]的底部端子导通至重置电压v0或电压-b[n]*vr，其中vr可以作为电压域中使用的参考电压(例如电源电压)。附加控制电路550耦合到寄存器540和外围电路530。

电容器阵列560包括q个电容器ca[q]，…，ca[q]，...，ca[1]；每个电容器ca[q](对于q＝q，…，1)具有耦合到节点nz2的顶部端子和耦合到外围电路570的底部端子。数量q等于2^(m+1)-1。dem电路580耦合在外围电路570和寄存器590之间。寄存器590寄存比特元h[m]至h[0]以形成数字值h。dem电路580通过伪随机混洗(pseudo-randomshuffling)选择电容器ca[q]至ca[1]的数量(一个，一些或全部)，该数量反映了比特h[m]至h[0]，并且外围电路570将所选电容器的底部端子导通至电压-vr，并将其余的电容器ca[q]至ca[1]导通至电压+vr。例如，dem电路580从二进制代码到温度计代码对由比特h[m]至h[0]的至少一部分(即，部分或全部)表示的数字元值进行编码，并根据确定的温度计代码选择电容器ca[q]至ca[1]的数量。理想地，电容器阵列560中的所有电容器ca[q]至ca[1]为均等加权(equallyweight)，并且电容器c[n]至c[0]为二进制加权(binaryweight)。例如，电容器ca[q]，...，ca[q]，...，ca[1]，c[n]，...，c[n]，...，c[0]的理想电容比为2⁽ⁿ⁺¹⁾：…：2⁽ⁿ⁺¹⁾：…：2⁽ⁿ⁺¹⁾：2ⁿ：…：2ⁿ：…：2⁰。

如图6和图7所示，adc系统500花费一个周期600将模拟值vi转换为数字值dop。在周期600之前，通过前一个周期600'，adc系统500已经将前一个模拟值vi'转换为前数字值dop'＝h'+d'-dinj'，其中h'，d'和dinj'分别是数字值h，d和dinj的先前版本，并且d'等于{d'[n]，…，d'[0]}。

循环(或周期)600包括采样和注入阶段602a，复位阶段602b，msb转换阶段604，lsb转换阶段606和可选的备用阶段608(某些设计可能没有备用阶段)。在采样和注入阶段602a(图6)期间，开关si2将模拟值vi传导至节点nz2，并且附加控制电路550控制寄存器540以将比特d'[n]至d'[0]保持注册为比特b[n]至b[0]，并且控制外围电路530以将电容器c[n]至c[0]的底部端子分别导通至电压-d'[n]*vr至-d'[0]*vr，其中vr可以是在电压域中使用的参考电压(例如，电源电压)。在采样和注入阶段602a期间，外围电路570将电容器ca[q]至ca[1]的底部端子保持导通至电压v0，并且寄存器590的比特h[m]至h[0]导通重置为未确定。

在采样和注入阶段602a之后，开关si2停止将模拟值vi传导至节点nz2。在重置阶段602b期间，附加控制电路550控制外围电路530以将电容器c[n]至c[0]的底部端子导通至电压v0，以及将寄存器540的比特b[n]至b[0]重置为未确定。因此，将反映d'[n]*c[n]*+…+d'[0]*c[0]总和的模拟注入值vinj(未示出)与模拟值vi组合以形成在采样和注入阶段602a和复位阶段602b处的组合模拟值vcb(未示出)，以及组合模拟值vcb将在msb和lsb比较阶段604和606处转换为数字值。由于电容器阵列520和外围电路530在lsb比较阶段604期间通过将数字比特b[n]至b[0]反映为模拟电压vz2而共同用作dac506，寄存器540和附加控制电路550共同用作第一注入电路502，使得在采样和注入阶段602a和复位阶段602b期间能够将模拟注入值vinj注入到电压vz2，其中模拟注入值vinj由dac506从数字注入值dinj＝d'＝{d'[n-1]，…，d'[n]，…，d'[0]}转换而来。

在采样和注入阶段602a和重置阶段602b之后，msb比较阶段604开始，其包括多个比特确定(bit-decision)周期pa[m]，…，pa[m]，…，pa[0]。在重置阶段602b之后且在周期pa[m]之前，比较器510确定电压vz2是否大于电压vc以确定比特h[m]是1还是相反(例如为0)。在周期pa[m]期间，dem电路580从电容器阵列560的电容器ca[q]至ca[1]中选择数量为h[m]*2m的电容器，外围电路570将选定的h[m]*2m个电容器的底部端子导通到电压-vr，并且将其余未选择的电容器的底部端子保持导通到电压+vr，并且比较器510确定电压vz2是否大于电压vc以确定是否比特h[m-1]为1或相反(例如为0)，其中vr可以是在电压域中使用的参考电压(例如，电源电压)。另一方面，外围电路530在msb比较阶段604期间将电容器c[n]至c[0]的底部端子保持导通至电压v0。

在周期pa[m](对于m＝(m-1)至1，图7)期间，dem电路580从电容器阵列[560]的电容器ca[q]到ca[1]中选择数量为s[m]的电容器，外围电路570将选定的s[m]个电容器的底部端子导通至电压-vr，并将未选定的(数量为q-s[m])电容器的底部端子导通至电压+vr，比较器510确定电压vz2是否大于电压vc，以确定比特h[m-1]是否等于1。数量s[m]等于h[m]*2^m+。。。+h[m+1]*2^(m+1)+h[m]*2^m。

在msb比较阶段604之后，确定比特h[m]至h[0]以形成数字值dop(即，数字值的msb段)的最高有效m+1比特，并且然后adc系统500进入lsb比较阶段606。比较阶段606包括多个比特确定周期p[n]，…，p[n]，…，p[0]。在阶段604之后并且在周期p[n]之前，比较器510确定电压vz2是否大于电压vc以确定比特b[n]是1还是相反(例如为0)。在周期p[n]期间，外围电路530将电容器c[n]的底部端子导通至电压-b[n]*vr，并将电容器c[n-1]至c[0]的底部端子保持导通至电压v0，比较器510确定电压vz2是否大于电压vc以确定比特b[n-1]是否等于1，其中vr可以是参考电压(例如电源电压)用于电压域。另一方面，在msb比较阶段604之后，外围电路570将数量为s的电容器ca[q]至ca[1]的底部端子导通至电压-vr，并且将电容器ca[q]至ca[1]的的剩余数量(q-s)的底部端子导通至电压+vr。数量s等于h[m]*2^m+...+h[0]*2⁰。

在时段p[n](n＝(n-2)至1)期间，外围电路530将电容器c[n]至c[n]的底部端子分别导通至电压-b[n]*vr至-b[n]*vr，并将其余电容器c[n-1]至c[0]的底部端子导通至电压v0。比较器510确定电压vz2是否大于电压vc，以确定比特d[n-1]是否等于1。在lsb比较阶段606之后，确定所有比特b[n]至b[0]以形成一个数字值(数字数值)d＝{b[n]，...，b[n]，…，b[0]}。adc系统500例如可以进一步包括第二注入电路504(建模为求和块)，用于组合数字值d和数字注入值dinj＝d'，并且组合后的结果(组合结果)进一步与数字值h组合，以形成数字值dop。因此，通过注入电路502和504的配合，电容器阵列520的失配整形为远离期望信号的频带。另外，通过dem电路580的操作来整形电容器阵列560的失配，dem电路580的操作混乱了电容器ca[q]至ca[1]的使用以整形其失配。尽管dem也是一种用于整形失配的技术，但是根据本发明，通过在数字域和模拟域中对称地注入的mes证明是优越的。

前述mes技术可以由adc100使用的mes方案106采用，其中dac电路在不同电压域中操作。具体地，上述mes技术从对从由电容器不匹配引起的失配误差进行整形扩展到对由于电容器不匹配和基准电压失配引起的失配误差进行整形。由于电荷失配可认为是电容器不匹配(失配)和参考电压不匹配(失配)的乘积，因此上述mes技术可用于减轻关注频带中的电荷失配误差。例如，可以基于图5所示的adc系统500来构建adc100，其中电容器阵列560和外围电路570共同地操作为msbdac，电容器阵列520和外围电路530共同地操作为lsbdac，msbdac使用的参考电压vr与lsbdac使用的参考电压vr不同(例如，msbdac使用的参考电压vr高于lsbdac使用的参考电压vr)。

图8是示出根据本发明的实施例的具有在不同电压域中操作并且采用mes技术的具有dac电路的adc的示例的图。可以使用图8所示的adc800来实现图1所示的adc100。在该实施例中，adc800用于将模拟值vi转换成15比特数字值do，其中15比特数字值do由一个5比特msb段dmsb和一个10比特lsb段dlsb组成。adc800包括在第一参考电压vref_msb(例如2v)下工作的msbdac802和在第二参考电压vref_lsb(例如1.2v)下工作的lsbdac804，其中msbdac802由5比特sar逻辑电路810通过数据加权平均(dataweightedaveraging，dwa)方案806(它是最简单的dem方案之一)控制，而lsbdac804由10比特sar逻辑电路812通过mes方案808控制。图1所示的dac电路102可以通过msbdac802，dwa方案806和5比特sar逻辑电路810的组合来实现，其中第一参考电压vref_1由vref_msb设置。图1所示的第二dac电路104可以通过lsbdac804，mes方案808和10比特sar逻辑电路812的组合来实现，其中第二参考电压vref_2由vref_lsb设置。在msb比较阶段期间，根据比较器814处的连续比较结果确定5比特msb段dmsb的比特。在lsb比较阶段期间，根据比较器814处的连续比较结果相继确定10位lsb段dlsb的比特。

假设adc800使用单个电容器阵列，该阵列由msbdac802中实现的均等加权的电容器和lsbdac802中实现的二进制加权电容器组成。通过向电容器c[n](电容器c[n]是单个电容器阵列中的一个电容器)施加参考电压vref(vref为vref_msb或vref_lsb)来贡献的电荷q[n]可以使用以下公式表示。

q[n]＝c[n]*vref(1)

因此，可以使用以下公式来表达对模拟值vi起作用的电压v[n]。

v[n]＝c[n]*vref/ctotal(2)

在以上公式(2)中，ctotal代表单个电容器阵列的总电容。因此，电压v[n]与c[n]*vref成比例。10比特lsb段(10-bitlsbsegment)的失配误差可建模为εvlsb*εc[9：0]。借助于mes方案808，do＝(dmsb+dlsb)-z^(-1)*dlsb。因此，电容器失配和参考电压失配可以通过一个一阶(1^storder)高通(high-pass)滤波器(1-z^-1)进行滤波。

多信道系统可以采用具有在不同电压域中操作并采用mes技术的dac电路的adc100，以实现高adc分辨率(resolution)和低adc面积。图9是示出根据本发明的实施例的信号处理系统的图。作为示例而非限制，信号处理系统900可以是心电图(electrocardiography，ecg)系统的一部分(例如可以在智能手表上使用)，并且可以用于将可穿戴式ecg模拟前端(analogfront-end，afe)的多通道模拟输入转换为多通道数字输出，用于进一步的诊断处理。在该实施例中，信号处理系统900是四信道系统，包括上述图1所示的adc100，并且还包括多个仪表放大器(instrumentationamplifier，ia)902_1、902_2、902_3、902_4，多个预处理滤波器(pre-processingfilter)，例如抗混迭滤波器(anti-aliasingfilter，aaf)904_1、904_2、904_3、904_4，多个多路复用电路(multiplexingcircuit，每个均由“mux”表示)906、908和多个后处理滤波器(post-processingfilter)，例如级联积分梳状(cascadedintegrator-comb，cic)滤波器910_1、910_2、910_3、910_4。

仪表放大器902_1-902_4布置为分别产生到抗混迭滤波器904_1-904_4的不同通道ch1，ch2，ch3，ch4的模拟信号a1，a2，a3，a4。抗混迭滤波器904_1-904_4布置为对不同通道ch1-ch4的模拟信号a1-a4进行滤波，并分别生成多个滤波后的模拟信号(滤波模拟信号)a1_f，a2_f，a3_f，a4_f。多路复用电路906具有多个输入端口(inputport)n11，n12，n13，n14和输出埠n2，其中输入埠n11-n14分别耦合到抗混迭滤波器904_1-904_4，并且输出埠n2耦合到adc100。级联积分梳状滤波器910_1-910_4布置为对不同通道ch1-ch4的多个数字信号d1，d2，d3，d4进行滤波，并分别生成多个滤波后的数字信号(滤波数字信号)d1_f，d2_f，d3_f，d4_f。多路复用电路908具有输入端口n3和多个输出埠n41，n42，n43，n44，其中，输入埠n3耦合至adc100，并且输出埠n41-n44耦合至级联积分梳状滤波器910_1-910_4。多路复用电路908布置为通过adc100的数字输出(例如，数字值do)来设置数字信号d1-d4之一。

adc100以时间多路复用的方式在先前的抗混迭滤波器904_1-904_4之间共享，并且以时间多路复用的方式在随后的级联积分梳状滤波器910_1-910_4之间共享。例如，在分配给第一通道ch1的第一时隙期间，adc100从抗混迭滤波器904_1接收滤波后的模拟信号a1_f，并产生数字信号d1至级联积分梳状滤波器910_1；在分配给第二通道ch2的第二时隙期间，adc100从抗混迭滤波器904_2接收滤波后的模拟信号a2_f，并产生数字信号d2至级联积分梳状滤波器910_2；在分配给第三通道ch3的第三时隙期间，adc100从抗混迭滤波器904_3接收滤波后的模拟信号a3_f，并产生数字信号d3至级联积分梳状滤波器910_3；在分配给第四通道ch4的第四时隙期间，adc100从抗混迭滤波器904_4接收滤波后的模拟信号a4_f，并产生数字信号d4至级联积分梳状滤波器910_4。

可以使用图8所示的adc800来实现信号处理系统900所采用的adc100，其中adc800可以基于图5所示的adc系统500来构建。关于多信道应用程序中，可以使用n组寄存器(例如n组d型触发器(flipflop))来记录dwa和mes结果，dwa方案806可以将5比特指标(pointer)延迟n个周期，而mes方案808可以将10位lsb段dlsb延迟n个周期，其中n是多路复用通道的数量。

参考电压vref_msb可以是ecgafe电源电压(例如2v)，参考电压vref_lsb可以是数字电源电压(例如1.2v)。在该实施例中，可以使用i/o设备来实现在msbdac802中使用的晶体管，该i/o设备用于处理具有大的电压摆幅(swing)(例如4v)的模拟输入的msb比较阶段。lsbdac804中使用的晶体管可以使用核心器件(coredevice)来实现以减少功耗。另外，可以使用lsbdac804来提高adc100的分辨率。由于msbdac802和lsbdac804在不同的参考电压(referencevoltage)下工作，因此adc100的线性可能会降低。为了解决这个问题，实施mes方案808以减轻由电容器失配和参考电压失配引起的失配误差。借助于mes方案808，不需要额外的数字元校准引擎或电路。而且，与仅使用单个级联积分梳状滤波器的时间多路复用δ-σadc(时间多路复用δ-σadc之后为单个级联积分梳状滤波器)相比，本实施例所提出的时间多路复用saradc通过一个多路复用电路后接多个级联积分梳状滤波器，因此无需在两个通道的模拟信号的模拟数字转换之间的时间间隔内重置或复位时间多路复用(time-multiplexing)saradc和任何级联积分梳状滤波器。这样，可以减轻抗混迭滤波的要求，从而允许信号处理系统900使用小尺寸的抗混迭滤波器。简单地说，所提出的时间多路复用saradc设计具有较小的adc面积，高分辨率和良好的线性度。

在以上实施例中，具有在不同电压域中操作并且采用mes技术的dac电路的adc100是基于saradc体系结构构建的。但是，这仅是为了说明的目的，并不意味着对本发明的限制。可替代地，可以使用不是δ-σadc架构的任何adc架构来实现adc100。例如，可以基于闪速adc(flashadc)架构来构建具有在不同电压域中操作并采用mes技术的dac电路的adc100。对于另一示例，可以基于流水线adc(pipelinedadc)架构来构建具有在不同电压域中操作并采用mes技术的dac电路的adc100。本发明的信号处理系统中的模拟数字转换器通过一个多路复用电路后接多个级联积分梳状滤波器，因此无需在两个通道的模拟信号的模拟数字转换之间的时间间隔内重置或复位时间多路复用模拟数字转换器和任何级联积分梳状滤波器。这样，可以减轻抗混迭滤波的要求，从而允许信号处理系统使用小尺寸的抗混迭滤波器，以使信号处理系统具有较小的adc面积，高分辨率和良好的线性度。

本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。