一种集成DC耦合电容的芯片的制作方法

本申请涉及芯片技术领域，具体的涉及一种集成dc耦合电容的芯片。

背景技术：

随着光通信的迅猛发展，对高速电芯片提出了更高的要求，包括带宽，集成度，低功耗等方面。芯片在应用时其内外dc电压不一致，这时通常采用电容对芯片内外的dc电压进行隔直，如图1所示，采用在芯片外部配置隔直电容的ac耦合架构，电容c_pcb配置在pcb板，其容值约为100nf，封装后体积大。

由于整体电芯片是宽带的，随着带宽的增加,该电容(c_pcb)也必须是宽带，为了匹配阻抗需要配置多个电容，导致器件封装尺寸进一步同时经济性差。另外在pcb板上的电容也会恶化宽带系统的阻抗连续性。

因此，需要一种具有新型电容耦合结构的芯片。

技术实现要素：

为克服上述缺陷，本申请的目的在于：提出一种集成dc耦合电容的芯片，该芯片上集成差分结构的dc耦合电容，这样芯片其封装尺寸小、应用于宽带(100khz～30ghz)场合时其阻抗连续性好同时成本低。

为解决上述技术问题，本申请采用如下技术方案：

一种集成dc耦合电容的芯片，其特征在于：所述芯片具有：

第一端及第二端,

所述第一端电性连接第一阻抗匹配单元的一端，第一阻抗匹配单元的另一端电性连接第一电容的一端，所述第一电容的另一端连接第三端；

所述第二端电性连接第二阻抗匹配单元的一端，第二匹配单元的另一端连接第二电容的一端，所述第二电容的另一端连接第四端；

所述第一阻抗匹配单元另一端与第一电容的一端连接的第一连接点与第二阻抗匹配单元另一端与第二电容的一端连接的第二连接点之间配置有串联的第一电阻及第二电阻，所述第一电阻与第二电阻的连接端连接第三电容的一端,所述第三电容的另一端电性接地。通过这样的设计，减小芯片的外围元件，进而缩小封装尺寸、其运行于宽带时，阻抗连续性好。

优选的，该第一端电性与第一阻抗匹配单元的连接点连接第四电容；

所述第二端电性与第二阻抗匹配单元的连接点连接第五电容。

优选的，该第一阻抗匹配单元与第二阻抗匹配单元的电路拓扑相同。

优选的，该第一阻抗匹配单元内配置有电感，其感值介于10ph～800ph。

优选的，该第一阻抗匹配单元包含：第一电感、第二电感及第六电容，所述第六电容的一端连接第一电感的一端及第一端，所述第六电容的另一端连接第二电感的一端，所述第二电感的另一端连接第一电感，所述第二电感与第一电感连接端电性连接第一电容的一端b。

优选的，该述第一电阻r1与第二电阻r2集成于所述芯片，其阻值分别介于30～80ω。

优选的，该第一电阻r1与第二电阻r2的阻值分别选取50ω。

有益效果

相对于现有技术中的方案，本申请的有益效果：

本申请提出的集成dc耦合电容的芯片，该芯片上集成差分结构的dc耦合电容，这样芯片无需在pcb板上配置大尺寸的宽带电容，进而有效地减小了芯片的封装尺寸同时改善了宽带阻抗的连续性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为现有的芯片外部配置隔直电容的ac耦合方式的拓扑示意；

图2为本申请实施例的芯片采用差分结构dc拓扑示意图；

图3为本申请一实施例的芯片采用差分结构dc拓扑示意图；

图4为本申请另一实施例的芯片采用差分结构dc拓扑示意图。

具体实施方式

以下结合具体实施例对上述方案做进一步说明。应理解，这些实施例是用于说明本申请而不限于限制本申请的范围。实施例中采用的实施条件可以根据具体厂家的条件做进一步调整，未注明的实施条件通常为常规实验中的条件。为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

本申请提出一种集成dc耦合电容的芯片，该芯片上集成电容的dc耦合架构。通过该实施结构，芯片其可匹配高带宽范围(范围)，电容集成到芯片上进而降低了芯片(芯片模块)的封装尺寸满足芯片小型化的要求。

接下来结合附图来详细的描述本申请提出的集成差分结构dc耦合电容的芯片。附图中包括示意图，会有各个部件的缩尺以及纵横的比率等与实际不同的情况。

请参阅图2，图2为本申请提出的芯片，其采用集成差分结构dc耦合电容。

该芯片具有第一端(vip)、第二端(vin),

该第一端(vip)电性连接第一阻抗匹配单元11a的一端，第一阻抗匹配单元11a的另一端连接第一电容c1的一端，第一电容c1的另一端连接第三端(voutp)；

该第二端(vin)电性连接阻抗第二匹配单元11b的一端，第二匹配单元11b的另一端连接第二电容c2的一端，第二电容c2的另一端连接第四端(voutn)，第一阻抗匹配单元11a的另一端与第一电容c1的一端第一连接点与第二阻抗匹配单元11b的另一端与第二电容c2的一端第二连接点配置有串联的第一电阻r1、第二电阻r2，第一电阻r1与第二电阻r2的连接端连接第三电容c3的一端,第三电容c3的另一端电性接地。该第一端(vip)电性与第一阻抗匹配单元11a的连接点连接第四电容c4,该第二端(vin)电性与第二阻抗匹配单元11b的连接点连接第五电容c5。第一阻抗匹配单元11a与第二阻抗匹配单元11b电路相同，下面以第一阻抗匹配单元11a为例进行描述，第一阻抗匹配单元11a内配置有电感l_eq，其感值范围介于10ph～800ph。上述描述的器件都集成于芯片内即采用(onchip的集成电路器件)，无需pcb器件。

为此对第一阻抗匹配单元/第二阻抗匹配单元进一步改进，如图3所示，为本申请提出的芯片差分结构dc耦合的拓扑示意图；

本实施方式中，第一阻抗匹配单元/第二阻抗匹配单元的结构相同，以第一阻抗匹配单元为例进行描述。

第一阻抗匹配单元包含：第一电感l1、第二电感lp、(第六)电容cp，

第六电容cp的一端连接第一电感l1的一端及第一端(vip)(a)，第六电容cp的另一端连接第二电感lp的一端，第二电感lp的另一端连接第一电感l1，第二电感lp与第一电感l1连接端电性连接第一电容c1的一端(b)。通过这样的设计在第一电感l1上并联电容cp及第二电感lp来扩展高频阻抗的平坦度。通过片内电容c1/c2实现dc电平的隔离。r1/r2为片内负载，其阻值约为30～80ω，典型值为50欧姆，通过r1/r2和c3的组合，实现比较低的低频截止频率(小于100khz)；通过c3的虚地作用(和地之间没有直流通路)，可节省了链接到地的射频特征阻抗的功耗。另外通过片内第一电容c1/第二电容c2，实现了芯片内/外dc电平的隔离。

在一实施方式中，第一阻抗匹配单元可调整第二电感lp、(第六)电容cp的连接顺序如图4所示,该实施方式中第二电感lp的一端与第一电感l1的一端电性连接。而图3实施方式中，电容cp的一端与第一电感l1的一端电性连接。这样应用于高频场合时阻抗连续性好同时芯片(芯片模块)的成本低。

在一实施方式中，第一阻抗匹配单元配置成传输线。这样通过传输线直接连接。

需要说明的是，在本申请中，术语“上”、“下”、“内”、“中”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。

上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人是能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所做的等效变换或修饰，都应涵盖在本实用新型的保护范围之内。