电子设备和电子芯片的制作方法

本公开总体上涉及电子设备，并且更特别地涉及集成一个或多个包括连接焊盘的输入-输出电路的芯片。

背景技术：

包括所谓的“不耐电”连接焊盘的集成在芯片中的输入-输出电路是已知的。这些不耐电的焊盘通常具有防止可能的电流注入的方法。在某些情况下，经由连接焊盘的电流注入对于芯片产生有害影响。因此，所期望的是通过使用二极管来防止这些电流注入。使用这些二极管杆的一个缺点是，这限制了由电路可允许的输入电压范围。这种限制有时对某些需要更大的电压范围的应用是有害的。

包括所谓的“耐电”连接焊盘的输入-输出电路也是已知的。与装配有不耐电焊盘的电路相比，借助于这些装配有耐电焊盘的电路可以在冒着降低芯片和施加到焊盘上的信号退化的风险的情况下扩大可容许的输入电压的范围。针对特定的应用，尤其是有可能使这些耐电焊盘的电势远高于用于供应芯片的电源电势。然而，在某些应用中，不耐电焊盘不能由耐电焊盘取代。

目前，在制造芯片之前，已经决定了每个输入-输出电路的焊盘类型(耐电或不耐电的焊盘)。大多数情况下，该决定是由目标应用所决定的。一旦芯片已经被制造，则每个输入-输出电路的焊盘类型就不再能够修改。因此，这给现有的输入-输出电路带来了较差的灵活性。

技术实现要素：

鉴于上述问题，根据本公开的实施例提供了现有输入-输出电路的灵活性，以用于应对不同类型的连接焊盘。

根据本公开的实施例可以解决已知输入-输出电路的全部或一些缺点。

根据本公开的第一方面，提供了一种电子设备，包括：第一晶体管；第二晶体管，连接到第一晶体管；以及第三晶体管，连接到第二晶体管；其中晶体管以串联连接而被连接，以及其中第三晶体管被配置为通过数字信号而被控制。

在一些实施例中，晶体管是mos晶体管。

在一些实施例中，第一晶体管是p型晶体管，第二晶体管是n型晶体管，以及第三晶体管是n型晶体管。

在一些实施例中，第二晶体管的漏极被连接到第一晶体管的漏极，以及第二晶体管的源极被连接到第三晶体管的漏极。

在一些实施例中，第三晶体管的源极被配置为接收参考电势。

在一些实施例中，第一晶体管和第二晶体管的共用栅极以及第三晶体管的源极被配置为接收dc电压。

在一些实施例中，在串联连接中的电流通过数字信号以接通/关断方式控制。

在一些实施例中，电子设备被配置为基于控制第三晶体管的数字信号的状态来用作二极管或用作开路。

在一些实施例中，电子设备由三个晶体管构成。

根据本公开的第二方面，提供了一种电子芯片，包括：至少一个上述电子设备。

在一些实施例中，第一晶体管的源极被耦合到芯片的至少一个连接焊盘。

在一些实施例中，芯片的电源电压被配置为被施加在第一晶体管和第二晶体管的共用栅极与第三晶体管的源极之间。

根据本公开的第三方面，提供了一种电子设备，包括：第一晶体管，是p型晶体管；第二晶体管，是n型晶体管，第三晶体管，是n型晶体管，其中第二晶体管的漏极被连接到第一晶体管的漏极，其中第二晶体管的源极被连接到第三晶体管的漏极，第三晶体管被连接到第二晶体管，其中晶体管以串联连接而被连接，其中电子设备被配置为响应于被施加至第三晶体管的控制信号处于第一状态而用作二极管，以及其中电子设备被配置为响应于控制信号处于第二状态而用作开路。

在一些实施例中，在串联连接中的电流通过控制信号以接通/关断方式来控制。

在一些实施例中，该电子设备由三个晶体管构成。

通过根据本公开的实施例，可以至少解决前述问题的至少一部分，并实现相应的效果，例如通过使用本公开所述的电子设备和电子芯片，可以为输入-输出电路提供用于应对不同类型的连接焊盘的灵活性。

附图说明

前述特征和优点以及其他内容，将在以下由图示而不限于参考附图的方式给出的具体实施例的描述中详细描述，其中：

图1以示意图的方式图示了示例电子芯片；

图2以示意图的方式图示了电子芯片的示例输入-输出电路；

图3以示意图的方式图示了电子芯片的另一示例输入-输出电路；

图4以示意图的方式图示了电子芯片的输入-输出电路的实施例；以及

图5以示意图的方式图示了通过数字信号可开关的二极管的实施例。

在各个附图中，类似的特征已经由类似的附图标注表示。具体而言，在各种实施例中通用的结构和/或功能特征可以具有相同的附图标注，并且可以具有相同的结构、尺寸和材料特性。

具体实施方式

为了清楚起见，仅详细说明和描述了有助于理解本文所述实施例的操作和元件。具体而言，未详细描述将由输入-输出电路发射的信号的生成以及这些信号的处理，所描述的实施例与输入-输出电路的常规应用兼容。

除非另有指示，否则当参考被连接在一起的两个元件时，意味着没有除了导体以外的任何中间元件的直接连接，并且当参考被链接或耦合在一起的两个元件时，意味着这两个元件可以通过一个或多个其他元件的方式被链接或耦合。

在以下公开中，除非另有指示，否则当参考绝对位置限定符时(诸如术语“前”、“后”、“顶”、“底”、“左”、“右”等)，或参考相对位置限定符时(诸如术语“上方”、“下方”、“更高”、“更低”等)，或参考定向限定符时(诸如“水平”，“竖直”等)，参考在图中示出的定向。

除非另有特定地指示，否则“大约”、“大致”、“基本上”和“近似”表示在10％以内，优选地在5％以内。

一个实施例提供一种设备，包括在串联中的，第一晶体管、连接到第一晶体管的第二晶体管以及连接到第二晶体管的第三晶体管，所述第三晶体管通过数字信号而被控制。

根据一种实施例，晶体管是mos晶体管。

根据一种实施例，第一晶体管是p型晶体管，第二晶体管是n型晶体管，以及第三晶体管是n型晶体管。

根据一种实施例，第二晶体管的漏极被连接到第一晶体管的漏极，并且第二晶体管的源极被连接到第三晶体管的漏极。

根据一种实施例，参考电势被施加在第三晶体管的源极上。

根据一种实施例，dc电压被施加在第一晶体管和第二晶体管的共用栅极与第三晶体管的源极之间。

根据一种实施例，数字信号被适配以接通/关断方式控制在串联的组合中的电流的流通。

根据一种实施例，根据控制第三晶体管的数字信号的状态，串联的组合有时形成二极管有时形成开路。

一个实施例提供了仅包括如所述的三个晶体管的设备。

一个实施例提供了包括至少一个此类设备的电子芯片。

根据一种实施例，所述设备的第一晶体管的源极被耦合到芯片的至少一个连接焊盘。

根据一种实施例，芯片的电源电压被施加在第一晶体管和第二晶体管的共用栅极与第三晶体管的源极之间。

一个实施例提供了用于控制此类设备的方法，其中数字控制信号被置于第一状态中以用于赋予二极管功能，并且数字控制信号被置于第二状态中以用于强制开路。

图1以示意图的方式图示了电子芯片1的示例。

在图1中示出的示例中，电子芯片1包括电路3或输入-输出单元。输入-输出电路3允许芯片1的核芯2(core)与外侧通信。还在图1中示出的示例中，每个输入-输出电路3被连接到芯片1的核芯2的输入端子11(in)、芯片1的核芯2的输出端子13(out)和焊盘15(pad)，该焊盘15例如允许将芯片1连接到被定位在电路板(未图示)表面处的连接元件(未示出)。

输入-输出电路3通常形成输入-输出环(i/o环)。例如，这些输入-输出电路3允许芯片1的核芯2与外侧交换数字信号。输入-输出电路3通常确保了防止能够损坏芯片1的核芯2的静电放电的保护功能。

图2以示意图的方式图示了电子芯片的示例输入-输出电路3。

在图2中示出的示例中，输入-输出电路3(例如，如在图1中示出的芯片1的输入-输出电路3的一个输入-输出电路3)由调平电路31以及保护电路33组成，该调平电路31具体包括两个放大器或缓冲电路(缓冲器)311和313，该保护电路33具体包括两个二极管331和333。

在以下，缓冲电路311和313将被表示为放大器，尽管很明显的是它们不必须放大施加至其输入的数字信号。除了在接通状态中构成电路311、313的一个或多个晶体管的电压下降以外，缓冲电路311和313的第一功能是将高输入电平和低输入电平带到相关电路311、313的相应电源电势(在该示例中为电势vdd和接地gnd)。

在图2中，调平电路31的放大器311的输出3111被连接到芯片1的核芯2(图1)的输入端子11(in)。放大器313的输入3133被连接到芯片1的核芯2(图1)的输出端子13(out)。在该示例中，放大器313的输出3131和放大器311的输入3113经由共用连接节点315彼此连接。该连接节点315被连接到芯片1的连接焊盘15(pad)。

在图2中，放大器311的正电源引脚3115和放大器313的正电源引脚3135二者都被带到相同的电势vdd。该电势vdd通常对应于来自电源(未示出)的芯片1的电源电压。电压vdd通常被包括在1.8v和3.6v之间。放大器311的负电源引脚3117被带到任何电势(未图示)。放大器313的负电源引脚3137被带到参考电势(通常接地，gnd)。

在图2中示出的示例中，保护电路33的二极管331的阳极3311被连接到芯片1的连接焊盘15。二极管331的阴极3313被连接到调平电路31的放大器311的正电源引脚3115。二极管333的阳极3331被连接到调平电路31的放大器313的负电源引脚3137。二极管333的阴极3333被连接到芯片1的连接焊盘15。因此，当二极管333的阳极3331接地gnd时，二极管331的阴极3313被带到电势vdd。为了简化的目的，假设以下接地电势gnd为零(gnd＝0v)。因此，电势gnd构成用于电路1的参考电势。

在图2中，芯片1的保护电路33的二极管331的阳极3311和二极管333的阴极3333二者都被连接在另一连接节点335中。因此，焊盘15、连接节点315和335、二极管331的阳极3311、二极管333的阴极3333、放大器311的输入3113和放大器313的输出3131(除在导体中的寄生电压下降以外)处于焊盘pad的电势，被表示为vpad。

当保护电路33的二极管331和333由大于阈值电压(表示为vseuil)的电压偏置时，保护电路33的二极管331和333接通(即，它们通过电流)。为了简化起见，在下文中假设二极管331和333都具有相同的阈值电压vseuil。硅二极管(pn结)的阈值电压vseuil通常近似0.7v。

为了简化的目的，忽略在强逆电压的施加的情况下在二极管331和333中潜在发生的雪崩现象。因此，只有当在其阳极3311与其阴极3313之间施加至少等于电压vseuil的电压v1时，才考虑二极管331接通。否则(如果电压v1严格地低于电压vseuil)，二极管331被考虑为关断(即，它不让任何电流通过)。在图2中示出的示例中，电压v1等于vpad–vdd。

类似地，仅当假设在其阳极3331与其阴极3333之间施加至少等于电压vseuil的电压v3时，才考虑二极管333接通。否则(如果电压v3严格地低于电压vseuil)，二极管333被考虑为关断(即，它不让任何电流通过)。在图2中示出的示例中，电压v3等于-vpad。

因此理论上根据电压vpad的值能够进行三种操作，在第一种情况下，针对输入-输出电路3，如果电压vpad严格地包括在–vseuil与vdd+vseuil之间，则二极管331和333关断(因为电压v1和v3均严格低于电压vseuil)，在第二种情况下，如果电压vpad小于或等于-vseuil，则二极管333接通(因为电压v3大于或等于电压vseuil)，而二极管331关断(因为电压v1严格低于电压vseuil)，并且在第三种情况下，如果电压vpad大于或等于vdd+vseuil，二极管331接通(因为电压v1因此大于或等于电压vseuil)，而二极管333关断(因为电压v3因此严格低于电压vseuil)。

操作的第一情况对应于正常情景。在这种情景中，芯片1的输入-输出电路3在其焊盘15上容纳被包括在-vseuil与vdd+vseuil之间的电压范围vpad。因此，电路3的焊盘15被考虑为是“不耐电焊盘”。

第二种情况通常对应于由于在焊盘15上的负注入或负过电压引起的异常情景。在这种情景中，二极管333接通，因此电流可以从接地gnd流向焊盘15，这使得能够保护调平电路31免受负过电压的影响。

第三种情况通常对应于由于在焊盘15上的正注入或正过电压而引起的另一异常情景。在这种情况下，二极管331接通，因此电流可以从焊盘15流向芯片1的电源，这使得能够保护调平电路31免受正过电压的影响。

因此，保护电路33的二极管331和333使得能够保护输入-输出电路3的调平电路31免受可能的正过电压或负过电压的影响。二极管331构成朝向电源vdd的注入路径。二极管333构成来自接地gnd的提取路径。

与二极管331和333的实现方式相关联的缺点是，在正常操作期间，二极管被迫使避免在芯片1的焊盘15上超过大约等于vdd+vseuil的电压vpad。此约束可能妨碍芯片1在需要施加明显大于vdd+vseuil的电压vpad的应用中的使用。

图3以示意图的方式图示了电子芯片的另一示例输入-输出电路5。

例如，在图3中示出的输入-输出电路5是芯片1的另一输入-输出电路。该输入-输出电路5包括与在图2中示出的输入-输出电路3共用的元件。以下将不再详细描述这些共用元件。

图3的输入-输出电路5与图2的输入-输出电路3的主要区别在于，电路5不包括二极管331。因此，在输入-输出电路5中，不可能存在朝向电源vdd的注入路径。

不存在二极管331(图2)允许在图3中示出的输入-输出电路5在其焊盘15上接受比电路3的可允许的电压范围更大的电压范围。例如，这允许芯片1使用相同的焊盘15来传送根据一个或多个应用的各种类型的信号。因此，尤其可以在电路5的焊盘15上施加基本上大于vdd的电压vpad。这种操作也可以借助于放大器331和333的设计来支持在焊盘15上大于电压vdd的电压，而不冒着部件退化的风险，也不触发可能改变在焊盘15上施加的信号完整性的过大漏电流。因此针对近似3v的电源电压vdd，通常可以将近似5v电压vpad施加在焊盘15上。电路5的焊盘15被认为是“耐电焊盘”。

在图3中，保护电路33包括附加部件51(esd)，借助于该部件能够保护调平电路31免于遭受可能的静电放电。在该示例中，该部件51与二极管333并联连接。

然而，芯片1因此不能被保护免受持续的正电压，并且必须确保应用(连接到焊盘15)不会施加大于芯片1的部件所能支持的正电压。实际上，部件51的保护esd仅保护免受临时过电压。

然而，芯片1的输入-输出电路5不可能满足需要二极管331(图2)的应用。换言之，电路3(图2)和电路5各自具有不同的优点，在二极管331存在或不存在的情况下是固有的(图2)。

图4以示意图的方式图示了电子芯片的输入-输出电路7的实施例。

根据该实施例，在图4中示出的输入-输出电路7是例如芯片1的又一输入-输出电路。该输入-输出电路7包括与在图3中示出的输入-输出电路5共用的元件。以下将不再详细描述这些共用元件。

在图4中示出的输入-输出电路7与在图3中示出的输入-输出电路5的主要区别在于，电路7包括附加部件71(swid)或可开关二极管和附加端子17(en)。在图4中，可开关二极管71通过第一连接引脚711连接到连接节点335，通过第二连接引脚713连接到接地gnd，通过第三连接引脚715连接到芯片1的端子17，通过第四连接引脚717连接到施加电势vdd的电源(未示出)。

优选地，端子17在芯片核芯的侧上(在图4中未图示)，这使得能够避免修改外部到芯片1的焊盘数量。

表示为cmd的数字信号(或接通/关断信号)被施加到芯片1的端子17。因此，数字信号cmd通过其第三引脚715到达可开关二极管71。该数字信号cmd被适配于控制可开关二极管71。

根据优选实施例，控制信号cmd的第一状态(优选地，高状态)允许可开关二极管71表现为二极管，其中与可开关二极管71的第一引脚711相对应的阳极被带到电势vpad，并且与可开关二极管71的第二引脚713相对应的阴极被带到电势gnd。

当信号cmd处于高状态中时，一切如在图4中示出的输入-输出电路7在芯片1的端子15与接地gnd之间被包括有二极管那样工作。换言之，电路7因此能够与电路3(图2)相比较，但电路7的可开关二极管71提供朝向接地gnd的注入路径，而电路3的二极管331提供朝向电源vdd的注入路径。当信号cmd处于高状态中时，一个电路恢复到与电路3(图2)相当的电路7的操作，不同的是正过电压(vpad≥vdd+vseuil)不再向电源vdd疏散，而是向接地gnd疏散。

根据本实施例，控制信号cmd的第二状态(优选地，低状态)使得能够在可开关二极管71的第一引脚711与第二引脚713之间形成开路。

当信号cmd处于低状态中时，电路7因此与在图3中示出的电路5相当。当信号cmd处于低状态中时，一个电路因此恢复到与电路5(图3)类似的电路7的操作。

因此，取决于施加在芯片1的端子17上的信号cmd的状态，仍然可以根据优选实施例，有时能够获得不耐电焊盘15(即，当信号cmd处于高状态中时表现为二极管的部件71)，有时能够获得耐电焊盘15(即，当信号cmd处于低状态时，表现为开路的部件71)。

与电路3(图2)和电路5(图3)相比，芯片1的电路7具有的优点是，它具有根据施加在芯片1的端子17上的数字信号cmd的状态而可配置的焊盘15(作为耐电焊盘或不耐电焊盘)。因此，这使得电路7和(更具体而言)芯片1具有更大的灵活性。

图5以示意图的方式图示了可通过数字信号开关的二极管的实施例。

根据本实施例，可开关二极管(例如，电路7(图4)的可开关二极管71(swid)，优选地由第一晶体管73(m1)、第二晶体管75(m2)和第三晶体管77(m3)串联的组件构成。

可开关二极管71的晶体管73、75和77优选地是mos类型的场效应晶体管。在图5中示出的示例中，与晶体管73相比，可开关二极管71的晶体管75和77具有不同类型的导电性。晶体管71优选为p型或p沟道mos晶体管(或p沟道mosfet、pfet、pmos等)，而晶体管75和77均为n型或n沟道mos晶体管(或n沟道mosfet、nfet、nmos等)。

根据优选实施例，第一晶体管73使得第一晶体管73的源极731被连接到芯片1的端子15，第一晶体管73的栅极733被带到芯片1的电源电势vdd，并且第一晶体管73的漏极735被连接到第二晶体管75的漏极755。

仍然根据本优选实施例，第二晶体管75使得第二晶体管75的源极751被连接到第三晶体管77的漏极775，第二晶体管75的栅极753被带到芯片1的电源电势vdd，并且第二晶体管75的漏极755被连接到第一晶体管73的漏极735。

仍然根据本优选实施例，第三晶体管77使得第三晶体管77的源极771接地gnd，第三晶体管77的栅极773被连接到芯片1的端子17，第三晶体管77的漏极775被连接到第二晶体管75的源极751。

参考图4的表示：第一晶体管73的源极731被连接到可开关二极管71的第一引脚711，第一晶体管73的栅极733和第二晶体管75的栅极753被互连以形成可开关二极管71的第四引脚717，第三晶体管77的栅极773被连接到可开关二极管75的第三引脚715，并且第三晶体管77的源极771被连接到可开关二极管71的第二引脚713。

晶体管m2和m3的大部分与晶体管m3的源极771(接地gnd)互连。晶体管m1的大部分被连接到晶体管m1的源极731(焊盘15)。

因此，在第一晶体管73和第二晶体管75的共用栅极733和753与第三晶体管77的源极771之间施加直流电压(vdd)(优选地，芯片1的电源电压)。

针对简洁的目的，所有晶体管73、75、77被考虑为具有相同的阈值电压值(表示为vth)。

如果在第一晶体管73的栅极733与第一晶体管73的源极731之间施加小于或等于电压vth的电压，则理论上第一晶体管73接通。如果在第一晶体管73栅极733与第一晶体管73的源极731之间施加严格地大于电压vth的电压，则理论上第一晶体管73关断。

如果在第二晶体管75的栅极753与第二晶体管75的源极751之间施加大于或等于电压vth的电压，则第二晶体管75理论上接通。如果在第二晶体管75的栅极753与第二晶体管75的源极751之间施加严格地低于阈值电压vth的电压，则第二晶体管75理论上关断。

如果在第三晶体管77的栅极773与第三晶体管77的源极771之间施加大于或等于电压vth的电压，则第三晶体管77理论上接通。如果在第三晶体管77的栅极773与第三晶体管77的源极771之间施加严格地低于阈值电压vth的电压，则第三晶体管77理论上关断。

在前文中已经观察到的是，第一晶体管73的源极731被连接到芯片1的焊盘15。因此，第一晶体管73的源极731被放置在电势vpad处。第三晶体管77的栅极773被连接到芯片1的端子17。因此，第三晶体管77的栅极773通过数字信号cmd而被控制。

假设的是，信号cmd的高状态(cmd＝1)由在端子17上的大于或等于vth的电压的施加而编码。因此，当信号cmd处于高状态中时，第三晶体管77接通。

假设的是，信号cmd的低状态(cmd＝0)由在端子17上的严格地低于vth的电压的施加而编码。因此，当信号cmd处于低状态中时，第三晶体管77关断。

因此，根据电势vdd和vpad以及数字信号cmd的相应值，可以发生可开关二极管71的多个操作情况。下表列出了这些不同的操作情况。

[表1]

因此，如果可开关二极管71的所有晶体管73、75、77都接通，则电流理论上可以只在芯片1的端子15和接地gnd之间流动。基于上表，证实的是可开关二极管71仅在情况6中接通。因此，如果电压vpad大于或等于vdd+vth，如果信号cmd在高状态中并且如果电压vdd大于阈值电压vth，则可开关二极管71接通。

当信号cmd处于高状态(情况5和情况6)中时，可开关二极管71因此表现为具有等于vth的阈值电压的二极管。另一方面，当信号cmd处于低状态(情况1至4)中时，可开关二极管71表现为开路。

可开关二极管71与二极管331(图2)的区别在于，当芯片1从电压电源断连时(即，当芯片1的电源关断时，vdd＝0)，可开关二极管71禁止向电源vdd的任何电流注入。

假设电压vdd为零(即，希望保持芯片1关断或从电压电源的断连)，向与二极管331相关联的焊盘15施加电压(如关于图2所示出的)可以导致向电源vdd注入电流。因此，存在防止断连或关断芯片1的风险。另一方面，向与可开关二极管71相关联的焊盘15施加电压不能导致向电源vdd注入电流。因此，芯片1保持断连或关断。

因此，可开关二极管71具有防止被期望保持断连的芯片1通过在焊盘15上施加的电压而非自愿地重新供电的优点。

已经描述了各种实施例和变型。本领域技术人员将理解的是，这些实施例的某些特征可以被组合，并且本领域技术人员将容易地领悟其他变型。尤其是，相对于输入-输出电路的示例应用，更具体地示出的内容更一般地应用于希望实现可开关二极管71的任何电子电路。

最后，基于上文提供的功能描述，本文所描述的实施例和变型的实际实现方式在本领域技术人员的能力范围内。