电子设备的制作方法

本申请要求2015年11月13日提交的申请号为10-2015-0159668的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本公开的示例性实施例涉及一种存储电路或器件及该存储电路或器件在电子设备中的一些应用。

背景技术：

近来，已经对用于取代DRAM和快闪存储器的存储器件积极地进行了研究。这些存储器件中的一种为使用具有如下电阻值的材料的电阻式存储器件，该材料的电阻值根据施加给其的偏置而改变且在不同电阻态之间切换。即，电阻式存储器件使用可变电阻材料。电阻式存储器件的代表示例可以包括电阻式随机存取存储(RRAM)器件、相变随机存取存储(PRAM)器件、磁随机存取存储(MRAM)器件和铁电随机存取存储(FRAM)器件。

技术实现要素：

各种实施例针对一种电子设备，在该电子设备中用于施加特定电压给选中电阻式存储单元的两端的电路占据比现有技术的面积小的面积。

在一个实施例中，一种电子设备包括半导体存储器。半导体存储器可以包括：单元阵列，包括按照多个列和多个行布置的多个电阻式存储单元；以及访问电路，施加第一电压或第二电压给多个电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压具有与第一电压的幅度实质上相同的幅度，且具有与第一电压的极性相反的极性。

多个电阻式存储单元中的每个电阻式存储单元可以根据多个电阻式存储单元的每个电阻式存储单元中储存的数据的值而具有高电阻态或低电阻态。

当执行写入操作时，选中存储单元的电阻值在写入电压被施加给选中存储单元的第一端和第二端时改变，且数据被储存在选中存储单元中，以及当执行读取操作时，与选中存储单元的电阻值相对应的读取电流在读取电压被施加给选中存储单元的第一端和第二端时流经选中存储单元。

第一电压可以具有与写入电压的一半相对应的幅度，且与写入电压具有相同的极性。

第二电压可以具有与通过从读取电压减去写入电压的一半的电压而得到的值相对应的幅度，第二电压与读取电压具有相同的极性。

第一电压可以具有与读取电压的一半相对应的幅度，且与读取电压具有相同的极性。

第二电压可以具有与通过从写入电压减去读取电压的一半的电压而得到的值相对应的幅度，第二电压与写入电压具有相同的极性。

写入电压可以根据要写入至选中存储单元中的数据的值而变化。

访问电路可以包括：第一电压泵至第三电压泵，分别产生第一电压至第三电压；第一驱动单元至第三驱动单元，施加第一电压至第三电压给选中存储单元的第一端和第二端；以及第一电容器至第三电容器，第一电容器至第三电容器中的每个耦接在第一电压泵至第三电压泵中的对应的电压泵与第一驱动单元至第三驱动单元中的对应的驱动单元之间。

该电子设备还包括微处理器，所述微处理器可以包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，并执行对命令的提取、解码或对微处理器的信号的输入或输出的控制；以及操作单元，被配置成基于控制单元对命令解码的结果来执行操作；以及存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的部件。

该电子设备还包括处理器，所述处理器可以包括：核心单元，被配置成通过使用数据而基于从处理器的外部输入的命令来执行与命令相对应的操作；高速缓冲存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储器单元之间，且被配置成在核心单元与高速缓冲存储器单元之间传输数据，其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的部件。

该电子设备还包括处理系统，所述处理系统可以包括：处理器，被配置成对处理器接收的命令解码，并基于对命令解码的结果来控制针对信息的操作；辅助存储器件，被配置成储存用于对命令解码的程序以及信息；主存储器件，被配置成：从辅助存储器件调用并储存程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及接口设备，被配置成执行在处理器、辅助存储器件或主存储器件与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的部件。

该电子设备还包括数据储存系统，所述数据储存系统可以包括：储存器件，被配置成：储存数据，且无论电源如何都保存所储存的数据；控制器，被配置成根据从外部输入的命令来控制将数据输入至储存器件和从储存器件输出数据；暂时储存器件，被配置成暂时地储存在储存器件与外部之间交换的数据；以及接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的部件。

该电子设备还可以包括存储系统。所述存储系统包括：存储器，被配置成：储存数据，且无论电源如何都保存所储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制将数据输入至存储器和从存储器输出数据；缓冲存储器，被配置成对在存储器与外部之间交换的数据进行缓冲；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的部件。

在一个实施例中，一种电子设备包括半导体存储器。该半导体存储器可以包括：多个列线；多个行线；多个电阻式存储单元，布置在多个列线与多个行线的相交部分处，多个电阻式存储单元中的每个耦接在多个列线中的对应的列线与多个行线中的对应的行线之间；列电路，施加第一电压或第二电压给多个列线中的选中列线；以及行电路，施加第三电压给多个行线中的选中行线，其中，第三电压具有与第一电压的幅度实质上相同的幅度，且具有与第一电压的极性相反的极性。

多个电阻式存储单元中的每个可以根据多个电阻式存储单元的所述每个电阻式存储单元中储存的数据的值而具有高电阻态或低电阻态。

当执行写入操作可以时，选中电阻式存储单元的电阻值在写入电压被施加给选中电阻式存储单元的第一端和第二端时改变，且数据被储存在选中电阻式存储单元中。

当执行读取操作可以时，与选中电阻式存储单元的电阻值相对应的读取电流在读取电压被施加给选中电阻式存储单元时流经选中电阻式存储单元，以及其中，选中电阻式存储单元耦接在选中列线与选中行线之间。

第一电压可以具有与写入电压的一半相对应的幅度，且与写入电压具有相同的极性。

第二电压可以具有与通过从读取电压减去写入电压的一半的电压而得到的值相对应的幅度，第二电压与读取电压具有相同的极性。

第一电压可以具有与读取电压的一半相对应的幅度，且与读取电压具有相同的极性。

第二电压可以具有与通过从写入电压减去读取电压的一半的电压而得到的值相对应的幅度，第二电压与写入电压具有相同的极性。

写入电压可以根据要被写入至选中电阻式存储单元中的数据的值而变化。

列电路可以包括：第一电压泵和第二电压泵，分别产生第一电压和第二电压；第一驱动单元和第二驱动单元，分别施加第一电压和第二电压给选中列线；以及第一电容器和第二电容器，第一电容器和第二电容器中的每个耦接在第一电压泵和第二电压泵中的对应的电压泵与第一驱动单元和第二驱动单元中的对应的驱动单元之间。

行电路可以包括：第三电压泵，产生第三电压；第三驱动单元，施加第三电压给选中行线；以及第三电容器，耦接在第三电压泵与第三驱动单元之间。

该电子设备还包括微处理器，所述微处理器可以包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，并执行对命令的提取、解码或对微处理器的信号的输入或输出的控制；以及操作单元，被配置成基于控制单元对命令解码的结果来执行操作；以及存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的部件。

该电子设备还包括处理器，所述处理器可以包括：核心单元，被配置成通过使用数据而基于从处理器的外部输入的命令来执行与命令相对应的操作；高速缓冲存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储器单元之间，且被配置成在核心单元与高速缓冲存储器单元之间传输数据，其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的部件。

该电子设备还包括处理系统，所述处理系统可以包括：处理器，被配置成对处理器接收的命令解码，并基于对命令解码的结果来控制针对信息的操作；辅助存储器件，被配置成储存用于对命令解码的程序以及信息；主存储器件，被配置成：从辅助存储器件调用并储存程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及接口设备，被配置成执行处理器、辅助存储器件或主存储器件与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的部件。

该电子设备还包括数据储存系统，所述数据储存系统可以包括：储存器件，被配置成：储存数据，且无论电源如何都保存所储存的数据；控制器，被配置成根据从外部输入的命令来控制将数据输入至储存器件和从储存器件输出数据；暂时储存器件，被配置成暂时地储存在储存器件与外部之间交换的数据；以及接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的部件。

该电子设备还可以包括存储系统。该存储系统包括：存储器，被配置成：储存数据，且无论电源如何都保存所储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制将数据输入至存储器和从存储器输出数据；缓冲存储器，被配置成对在存储器与外部之间交换的数据进行缓冲；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的部件。

附图说明

图1图示电阻式存储器件的单元阵列。

图2A和图2B分别图示对图1的单元阵列中的存储单元执行的写入操作和读取操作。

图3图示根据本公开的一个实施例的半导体器件。

图4A和图4B分别图示根据第一实施例的在存储器件中执行的写入操作和读取操作。

图5A和图5B分别图示根据第二实施例的在存储器件中执行的写入操作和读取操作。

图6A和图6B图示根据第一实施例的用于施加电压给存储器件中的选中电阻式存储单元的电路和操作。

图7A和图7B图示根据第二实施例的施加电压给存储器件中的选中电阻式存储单元的电路和操作。

图8示出基于所公开的技术来实施存储电路的微处理器的配置图的示例。

图9示出基于所公开的技术来实施存储电路的处理器的配置图的示例。

图10示出基于所公开的技术来实施存储电路的系统的配置图的示例

图11示出基于所公开的技术来实施存储电路的数据储存系统的配置图的示例。

图12示出基于所公开的技术来实施存储电路的存储系统的配置图的示例。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

电阻式存储器件包括具有交叉点阵列结构的存储单元阵列。存储单元阵列包括彼此交叉设置的多个下电极(例如，多个行线)和多个上电极(例如，多个列线)。存储单元阵列还包括设置在所述多个下电极与所述多个上电极的相交部分处的存储单元。每个存储单元包括串联连接的可变电阻元件和选择元件。

图1图示了电阻式存储器件的单元阵列。

参见图1，电阻式存储器件的单元阵列包括多个行线ROW1至ROW3(也称作字线)、多个列线COL1至COL3(也称作位线)以及分别设置在多个行线ROW1至ROW3与多个列线COL1至COL3的相交部分处的存储单元M11至M33。存储单元M11至M33中的每个包括串联耦接的选择元件D11至D33中的对应的一个选择元件和可变电阻元件R11至R33中的对应的一个可变电阻元件。可变电阻元件R11至R33中的每个根据对应的存储单元中储存的数据的值而具有高电阻态或低电阻态。二极管可以用作选择元件D11至D33。

图2A和图2B分别图示了在对图1中的选中存储单元(例如，存储单元M22)执行写入操作和读取操作时施加给单元阵列的电压的电平。

参见图2A，当对选中存储单元M22执行写入操作时，开关S1和S3导通。开关S1连接到耦接至选中存储单元M22的列线COL2，而开关S3连接到耦接至选中存储单元M22的行线ROW2。相应地，将具有与写入电压Vw的一半相对应的幅度且具有与写入电压Vw相同的极性的电压Vw/2施加给耦接至选中存储单元M22的选中列线COL2。将具有与写入电压Vw的一半相对应的幅度且具有与写入电压Vw的极性相反的极性的电压-Vw/2施加给耦接至选中存储单元M22的选中行线ROW2。

写入电压Vw具有足以使电阻式存储单元M11至M33的可变电阻元件R11至R33中的每个可变电阻元件的电阻态切换的电平。

可以将接地电压VSS或不同的电压施加给未选中列线COL1和COL3以及未选中行线ROW1和ROW3，或者可以浮置未选中列线COL1和COL3以及未选中行线ROW1和ROW3。在附图中，为了图示方便，未示出施加给未选中列线和未选中行线的电压。

参见图2B，当对选中存储单元M22执行读取操作时，开关S2和S4导通。开关S2连接至选中列线COL2，而开关S4连接至选中行线ROW2。相应地，将具有与读取电压Vr的一半相对应的幅度且与读取电压Vr具有相同的极性的电压Vr/2施加给耦接至选中存储单元M22的选中列线COL2。将具有与读取电压Vr的一半相对应的幅度且具有与读取电压Vr的极性相反的极性的电压-Vr/2施加给耦接至选中存储单元M22的选中行线ROW2。读取电压Vr具有足以读出电阻式存储单元M11至M33中的每个中储存的数据的电平。

如上所述，可以通过施加一半电压Vw/2、-Vw/2、Vr/2或-Vr/2给选中列线或选中行线中的一个来降低施加给选中列线和选中行线中的另一个的电压的幅度，以将写入电压Vw或读取电压Vr施加给选中存储单元M22的两端。

然而，在这种情况下，因为该电路包括用于产生四个电压Vw/2、-Vw/2、Vr/2和-Vr/2的电压泵、用于将这四个电压Vw/2、-Vw/2、Vr/2和-Vr/2选择性地施加给选中列线和选中行线的开关以及存储电容器(reservoir capacitor)，所以用于访问选中存储单元的电路所占据的面积增大。

图3图示了根据本公开的一个实施例的半导体器件。

参见图3，半导体器件可以包括单元阵列310、列电路320和行电路330。单元阵列310可以包括多个列线COL1至COL3(也称作位线)、多个行线ROW1至ROW3(也称作字线)以及分别设置在列线COL1至COL3与行线ROW1至ROW3的相交部分处的多个存储单元M11至M33。在图3中，为了描述的方便，单元阵列310包括3列×3行，但是单元阵列310可以包括数十或数百列×数十或数百行。

列电路320和行电路330施加写入电压Vw或读取电压Vr给选中存储单元的两端，并感测流入选中存储单元中的读取电流。因此，列电路320和行电路330可以被共同地称作访问电路。

存储单元M11至M33中的每个可以包括可变电阻元件R11至R33中的对应的一个和串联耦接至各个可变电阻元件R11至R33的选择元件S11至S33中的对应的一个。可变电阻元件R11至R33中的每个在第一数据(例如，数据“0”)储存在对应的存储单元中时可以具有低电阻态(也称作设置态)，或者在第二数据(例如，数据“1”)储存在对应的存储单元中时可以具有高电阻态(也称作重置态)。选择元件可以包括双向阈值开关(OTS)元件。

在图3中，存储单元M11至M33的可变电阻元件R11至R33直接耦接到列线COL1至COL3，而存储单元M11至M33的选择元件S11至S33直接耦接到行线ROW1至ROW3。然而，配置不局限于此。例如，可以颠倒可变电阻元件的位置与选择元件的位置。即，可变电阻元件R11至R33可以直接耦接到行线ROW1至ROW3，而选择元件S11至S33可以直接耦接到列线COL1至COL3。

当写入电压Vw被施加给电阻式存储单元M11至M33中的每个的两端时，可变电阻元件R11至R33中的每个的电阻态可以切换。在这种情况下，写入电压Vw的幅度可以根据可变电阻元件R11至R33中的每个的电阻态切换至低电阻态还是切换至高电阻态而改变。当读取电压Vr被施加给电阻式存储单元M11至M33中的每个的两端时，与可变电阻元件R11至R33中的每个的电阻值相对应的读取电流可以流入电阻式存储单元M11至M33的每个中。相应地，可变电阻元件R11至R33中的每个具有低电阻态还是高电阻态(即，电阻式存储单元M11至M33的每个中储存的数据是第一数据还是第二数据)可以通过感测这种读取电流来判断。

列电路320可以施加第一电压V1或第二电压V2给列线COL1至COL3中的通过列地址C_ADD而选择的选中列线，以及可以施加特定电压给未选中列线。行电路330可以施加第三电压V3给行线ROW1至ROW3中的通过行地址R_ADD而选择的选中行线，以及可以施加特定电压给未选中行线。第三电压V3可以与第一电压V1具有相同的幅度，但可以具有与第一电压V1的极性相反的极性。

在各种实施例中，第一电压V1至第三电压V3中的每个的幅度和极性可以不同。下面关于第一实施例和第二实施例来描述第一电压V1至第三电压V3的幅度和极性。

图4A和图4B分别图示了根据第一实施例的在存储器件中执行写入操作和读取操作时施加给选中电阻式存储单元M22的两端的电压。

在第一实施例中，第一电压V1可以具有与写入电压Vw的一半相对应的幅度，且可以与写入电压Vw具有相同的极性。第二电压V2可以具有通过从读取电压Vr减去写入电压Vw的一半的电压而得到的值，且可以与读取电压Vr具有相同的极性。第三电压V3可以具有与写入电压Vw的一半相对应的幅度，且可以具有与写入电压Vw的极性相反的极性。即，第一电压V1至第三电压V3可以分别表示为V1＝Vw/2，V2＝Vr-Vw/2，而V3＝-Vw/2。

在第一实施例中，列电路320可以在执行写入操作时施加第一电压V1给选中列线COL2，以及可以在执行读取操作时施加第二电压V2给选中列线COL2。行电路330可以在执行写入操作和读取操作时施加第三电压V3给选中行线ROW2。在执行写入操作时，施加第一电压V1(即，Vw/2)给选中电阻式存储单元M22的一端，而施加第三电压V3(即，-Vw/2)给选中电阻式存储单元M22的另一端。相应地，在执行写入操作时，施加给选中电阻式存储单元M22的两端的电压可以与写入电压Vw具有实质上相同的幅度。在执行读取操作时，施加第二电压V2(即，Vr-Vw/2)给选中电阻式存储单元M22的一端，而施加第三电压V3(即，-Vw/2)给选中电阻式存储单元M22的另一端。相应地，在执行读取操作时，施加给选中电阻式存储单元M22的两端的电压可以与读取电压Vr具有实质上相同的幅度。

图5A和图5B分别图示了根据第二实施例的在存储器件中执行写入操作和读取操作时施加给选中电阻式存储单元M22的两端的电压。

在第二实施例中，第一电压V1可以具有与读取电压Vr的一半相对应的幅度，且可以与读取电压Vr具有相同的极性。第二电压V2可以具有通过从写入电压Vw减去读取电压Vr的一半的电压而得到的值，且可以与写入电压Vw具有相同的极性。第三电压V3可以具有与读取电压Vr的一半相对应的幅度，且可以具有与读取电压Vr的极性相反的极性。即，第一电压V1至第三电压V3分别可以表示为V1＝Vr/2、V2＝Vw-Vr/2和V3＝-Vr/2。

在第二实施例中，列电路320可以在执行写入操作时施加第二电压V2给选中列线COL2，以及可以在执行读取操作时施加第一电压V1给选中列线COL2。行电路330可以在执行写入操作和读取操作时施加第三电压V3给选中行线ROW2。相应地，如在第一实施例中那样，在执行写入操作时写入电压Vw可以被施加给选中电阻式存储单元M22的两端，而在执行读取操作时读取电压Vr可以被施加给选中电阻式存储单元M22的两端。

图6A和图6B图示了根据第一实施例的用于施加电压给存储器件中的选中电阻式存储单元M22的电路和操作。

参见图6A和图6B，列电路320可以包括第一电压泵321和第二电压泵322、第一驱动单元323和第二驱动单元324、第一电容器C1和第二电容器C2以及第一开关S1和第二开关S2。行电路330可以包括第三电压泵331、第三驱动单元332、第三电容器333和第三开关S3。

第一电压泵321可以产生电压Vw/2。第一驱动单元323可以包括写入驱动器，所述写入驱动器用于在执行写入操作时利用通过第一电压泵321而产生的电压Vw/2来驱动选中列线。第一电容器C1设置在第一电压泵321与第一驱动单元323之间，且耦接在第一电压泵321和第一驱动单元323的连接节点与接地端子之间。第一电容器C1可以用作用于维持第一电压V1(即，电压Vw/2)的稳定性的存储电容器。第一开关S1耦接在第一驱动单元323与列线之间，且可以在写入操作中当列线通过列地址C_ADD而被选中时导通。

第二电压泵322可以产生电压Vr-Vw/2。第二驱动单元324可以包括感测放大器，所述感测放大器用于在执行读取操作时利用通过第二电压泵322而产生的电压Vr-Vw/2来驱动选中列线。第二电容器C2设置在第二电压泵322与第二驱动单元324之间，且耦接在第二电压泵322和第二驱动单元324的连接节点与接地端子之间。第二电容器C2可以用作用于维持第二电压V2(即，电压Vr-Vw/2)的稳定性的存储电容器。第二开关S2耦接在第二驱动单元324与列线之间，且可以在执行读取操作时当列线通过列地址C_ADD而被选中时导通。

第三电压泵331可以产生电压-Vw/2。第三驱动单元332可以包括驱动器，所述驱动器用于在执行写入操作和读取操作时利用通过第三电压泵331而产生的电压-Vw/2来驱动选中列线。第三电容器C3设置在第三电压泵331与第三驱动单元332之间，且耦接在第三电压泵331和第三驱动单元332的连接节点与接地端子之间。第三电容器C3可以用作用于维持第三电压V3(即，电压Vw/2)的稳定性的存储电容器。第三开关S3耦接在第三驱动单元332与行线之间，且可以在执行写入操作和读取操作时当行线通过行地址R_ADD而被选中时导通。

在写入操作中，如图6A中所示，第一开关S1和第三开关S3可以导通，而第二开关S2可以关断。另一方面，在读取操作中，如图6B中所示，第二开关S2和第三开关S3可以导通，而第一开关S1可以关断。

图7A和图7B图示了根据第二实施例的用于施加电压给存储器件中的选中电阻式存储单元M22的电路和操作。

除了在执行写入操作和读取操作时通过电压泵而产生的电压的电平以及开关的导通/关断状态之外，图7A和图7B的电路与图6A和图6B的电路相同。

参见图7A和图7B，在列电路320’中，第一电压泵321’产生电压Vr/2，第二电压泵322’产生电压Vw-Vr/2，第一驱动单元323’在执行读取操作时利用电压Vr/2来驱动选中列线，以及第二驱动单元324’在执行写入操作时利用电压Vw-Vr/2来驱动选中列线。在行电路330’中，第三电压泵331’产生电压-Vr/2，而第三驱动单元332’在执行读取操作和写入操作时利用电压-Vr/2来驱动选中行线。

在写入操作中，如图7A中所示，第二开关S2和第三开关S3可以导通，而第一开关S1可以关断。另一方面，在读取操作中，如图7B中所示，第一开关S1和第三开关S3可以导通，而第二开关S2可以关断。

根据本公开的实施例的存储器件可以将用来施加写入电压和读取电压(例如，Vw和Vr)给选中电阻式存储单元的两端的四种类型的电压(例如，Vw/2、Vr/2、-Vw/2和-Vr/2)减少至三种类型的电压，例如，V1、V2和V3。相应地，因为用来供应写入电压和读取电压的泵、电容器、驱动单元和开关的数量减少了，所以用于供应写入电压和读取电压的电路所占据的面积可以减小。此外，当基极电压被施加给未选中列线或行线时，可以降低漏电流。在图6A和图6B以及图7A和图7B中，泵和电容器二者都已经被图示为包括在列电路或行电路中，但是在其他实施例中，泵和电容器中至少一种可以存在于列电路或行电路的外部。

以上和其他的基于所公开的技术的存储电路或半导体器件可以用于一系列的设备或系统中。图8至图12提供了可以实施本文中所公开的存储电路的设备或系统的一些示例。

图8示出了基于所公开的技术的另一种实施方式的微处理器的配置图的示例。

参见图8，微处理器1000可以执行用于控制并调谐一系列过程(从各种外部设备接收数据、处理数据以及将处理结果输出给外部设备)的任务。微处理器1000可以包括存储器单元1010、操作单元1020和控制单元1030等。微处理器1000可以为各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储器单元1010是微处理器1000中储存数据的部分，如处理器寄存器或寄存器等。存储器单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行这样的功能：暂时地储存要通过操作单元1020来执行操作的数据、执行该操作的结果数据以及用于执行该操作的数据被储存的地址。

存储器单元1010可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，存储器单元1010可以包括：单元阵列，能够包括按照多个列和多个行来布置的多个电阻式存储单元；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此可以降低存储器单元1010的大小。因此，可以改善微处理器1000的大小。

操作单元1020可以根据控制单元1030对命令解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以从微处理器1000的存储器单元1010、操作单元1020和外部设备接收信号，执行对命令的提取、解码和对微处理器1000的信号的输入和输出的控制，以及运行通过程序来表示的处理。

根据当前实施方式的微处理器1000可以额外包括高速缓冲存储器单元1040，高速缓冲存储器单元1040可以暂时地储存要从除存储器单元1010以外的外部设备输入的数据或要输出给外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以经由总线接口1050与存储器单元1010、操作单元1020和控制单元1030交换数据。

图9是基于所公开的技术的另一种实施方式的处理器的配置图。

参见图9，处理器1100可以通过包括除执行用于控制并调谐一系列过程(从各种外部设备接收数据、处理该数据以及将处理结果输出给外部设备)的任务的微处理器的功能以外的各种功能来改善性能以及实现多功能。处理器1100可以包括用作微处理器的核心单元1110、用来暂时地储存数据的高速缓冲存储器单元1120以及用于在内部器件与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)(诸如多核处理器)、图形处理单元(GPU)和应用处理器(AP)。

当前实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括存储器单元1111、操作单元1112和控制单元1113。

存储器单元1111是处理器1100中的储存数据的部件，如处理器寄存器或寄存器等。存储器单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行这样的功能：暂时地储存要通过操作单元1112来执行操作的数据、执行该操作的结果数据以及用于执行该操作的数据被储存的地址。操作单元1112是处理器1100中的执行操作的部件。操作单元1112可以根据控制单元1113对命令解码的结果等来执行四则算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储器单元1111、操作单元1112和外部设备接收信号，执行对命令的提取、解码和对处理器1100的信号的输入和输出的控制，以及运行通过程序来表示的处理。

高速缓冲存储器单元1120是暂时地储存数据的部件以补偿高速工作的核心单元1110与低速工作的外部设备之间在数据处理速度上的差异。高速缓冲存储器单元1120可以包括主储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储器单元1120包括主储存部1121和二级储存部1122，以及在需要大储存容量的情况下可以包括三级储存部1123。根据场合的需求，高速缓冲存储器单元1120可以包括更大数量的储存部。也就是说，可以根据设计来改变高速缓冲存储器单元1120中包括的储存部的数量。主储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以是最大的。高速缓冲存储器单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，高速缓冲存储器单元1120可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此可以降低高速缓冲存储器单元1120的大小。因此，可以降低处理器1100的大小。

虽然在图9中示出了主储存部1121、二级储存部1122和三级储存部1123全部都被配置在高速缓冲存储器单元1120的内部，但是要注意的是，高速缓冲存储器单元1120的主储存部1121、二级储存部1122和三级储存部1123可以全部都被配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备在数据处理速度上的差异。同时，要注意的是，可以将高速缓冲存储器单元1120的主存储部1121设置在核心单元1110的内部，而可以将二级储存部1122和三级储存部1123配置在核心单元1110的外部，以加强补偿数据处理速度上的差异的功能。在另一种实施方式中，可以将主储存部1121和二级储存部1122设置在核心单元1110的内部，以及可以将三级储存部1123设置在核心单元1110的外部。总线接口1130是连接核心单元1110、高速缓冲存储器单元1120和外部设备而允许高效地传输数据的部件。

根据当前实施方式的处理器1100可以包括多个核心单元1110，且所述多个核心单元1110可以共享高速缓冲存储器单元1120。所述多个核心单元1110与高速缓冲存储器单元1120可以直接连接，或者经由总线接口1130来连接。所述多个核心单元1110可以按照与核心单元1110的上述配置相同的方式来配置。在处理器1100包括所述多个核心单元1110的情况下，高速缓冲存储器单元1120的主储存部1121可以被配置在每个核心单元1110中而与所述多个核心单元1110的数量相对应，而二级储存部1122和三级储存部1123可以以经由总线接口1130共享的方式来配置在所述多个核心单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一种实施方式中，主储存部1121和二级储存部1122可以被配置在每个核心单元1110中而与所述多个核心单元1110的数量相对应，而三级储存部1123可以以经由总线接口1130共享的方式来配置在所述多个核心单元1110的外部。根据当前实施方式的处理器1100还可以包括：嵌入式存储器单元1140，其储存数据；通信模块单元1150，其可以以有线或无线的方式来将数据传输给外部设备以及从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理处理器1100中准备好的数据或从外部输入设备输入的数据，并将经处理的数据输出给外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的所述多个模块可以经由总线接口1130来与核心单元1110和高速缓冲存储器单元1120交换数据以及彼此交换数据。

嵌入式存储器单元1140不仅可以包括易失性存储器还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和与以上提及的存储器具有类似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取储存器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)和具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线广播网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如在无传输线的情况下发送和接收数据的各种设备等。

存储器控制单元1160用于管理和处理在根据不同的通信标准而工作的处理器1100与外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或从外部输入设备以图片、声音和其他形式输入的数据，并将数据输出给外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备(HD音频)和高清多媒体接口(HDMI)控制器等。

图10是基于所公开的技术的另一种实施方式的系统的配置图。

参见图10，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、传输、储存等以对数据进行一系列的操纵。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。当前实施方式的系统1200可以为通过使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、录像机、录音机、远程信息处理、视听(AV)系统和智能电视等。

处理器1210可以对输入的命令进行解码，以及对储存在系统1200中的数据进行运算、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)和数字信号处理器(DSP)等。

主存储器件1220是这样的储存器：其可以在运行程序时暂时地储存、调用以及运行来自辅助存储器件1230的程序代码或数据，以及甚至在电源被切断时仍可以保存所存储的内容。主存储器件1220可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，主存储器件1220可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此可以降低主存储器件1220的大小。因此，可以降低系统1200的大小。

此外，主存储器件1220还可以包括易失性存储器类型(在其中当电源被切断时全部内容都被擦除)的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。与此不同的是，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括易失性存储器类型(在其中当电源被切断时全部内容都被擦除)的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。

辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此，可以降低辅助存储器件1230的大小。因此，可以降低系统1200的大小。

此外，辅助存储器件1230还可以包括数据储存系统(参见图11的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等。与此不同的是，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据储存系统(参见图11的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等。

接口设备1240可以用来执行当前实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以为小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)和通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。

有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线广播网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

图11是基于所公开的技术的另一种实施方式的数据储存系统的配置图。

参见图11，数据储存系统1300可以包括作为用于储存数据的组件而具有非易失特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备的连接的接口1330以及用于暂时地储存数据的暂时储存器件1340。数据储存系统1300可以为诸如硬盘驱动器(HDD)、只读存储型光盘(CDROM)、数字多用盘(DVD)和固态盘(SSD)等的盘型以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等的卡型。

储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。

控制器1320可以控制储存器件1310与接口1330之间的数据交换。为了此目的，控制器1320可以包括处理器1321，处理器1321用于执行处理经由接口1330而从数据储存系统1300的外部输入的命令等的操作。

接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的情况下，接口1330可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者与以上提及的设备相类似的设备中使用的接口兼容。

在数据储存系统1300是盘型的情况下，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)和USB(通用串行总线)等的接口兼容，或者与以上提及的接口相类似的接口兼容。接口1330可以与彼此具有不同的类型的一个或更多个接口兼容。暂时储存器件1340可以暂时地储存数据以根据与外部设备、控制器和系统交互的多样性和高性能来在接口1330与储存器件1310之间高效地传送数据。例如，暂时储存器件1340可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此，可以降低暂时储存器件1340的大小。因此，可以降低数据储存系统1300的大小。

图12是基于所公开的技术的另一种实施方式的存储系统的配置图。

参见图12，存储系统1400可以包括作为用于储存数据的组件而具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420和用于与外部设备连接的接口1430等。存储系统1400可以为诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等的卡型。

用于储存数据的存储器1410可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此，可以降低存储器1410的大小。因此，可以降低存储系统1400的大小。

此外，根据当前实施方式的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。出于此目的，存储器控制器1420可以包括处理器1421，处理器1421用于执行处理经由接口1430而从存储系统1400的外部输入的命令的操作。

接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者与以上提及的设备相类似的设备中使用的接口兼容。接口1430可以与具有彼此不同的类型的一个或更多个接口兼容。

根据当前实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统交互的多样性和高性能来在接口1430与存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括：多个电阻式存储单元，按照多个列和多个行来布置；以及访问电路，能够施加第一电压或第二电压给电阻式存储单元的选中存储单元的第一端，以及施加第三电压给选中存储单元的第二端，第三电压与第一电压相等，且具有与第一电压的极性相反的极性。由此，可以降低缓冲存储器1440的大小。因此，可以降低存储系统1400的大小。

此外，根据当前实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。与此不同的是，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。

图8-图12中的基于本文件中公开的存储器件的电子设备或系统的以上示例中的特征可以以各种设备、系统或应用来实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信能力的手表或其他可穿戴设备。

虽然本专利文件包含很多细节，但是这些不应当被理解为对任何发明的范围或要求保护的内容的限制，而应当被理解为可能专门针对特定发明的特定实施例的特征的描述。本专利文件中在单独实施例中所描述的某些特征也可以在单个实施例中组合地实施。反之，在单个实施例的内容中描述的各种特征也可以在多个实施例中单独实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下来自要求保护的组合中的一种或更多种特征可以从该组合中去除，且要求保护的组合可以针对子组合或子组合的变型。

类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序的次序来执行这些操作，或者执行所有示出的操作，来取得期望的结果。此外，本专利文件中所描述的实施例中的各种系统组件的分离不应当被理解为在所有的实施例中都需要这种分离。

仅描述了若干实施方式和示例。基于本专利文件中所描述的和所示出的，可以作出其他实施方式、改进和变型。