一种PCB板的晶振屏蔽结构的制作方法

本实用新型涉及电路板领域，具体的说，是涉及一种pcb板的晶振屏蔽结构。

背景技术：

晶振作为数字电路中的常见器件，在整个电路系统中有着举足轻重的作用。除了晶振本身产品的质量外，晶振pcblayout的好坏也直接影响到整个系统的稳定性。目前大部分layout工程师设计晶振还停留以下几个方法：对于晶振模块做简单的同层包地处理；晶振地与其他信号地之间通过电容或者其他隔离器件隔离；挖空晶振区域的下一层或多层铜箔。上述方法对于emi的防护能够起到一定的作用，但是同时也存在以下几个缺点：

1、晶振干扰可通过晶振周围的地铜箔传导至其他敏感器件或信号；

2、隔离器件不仅增加了产品成本，还减少了pcblayout的整体可布局、布线空间

3、挖空晶振区域下一层或多层铜箔会影响连接到ic芯片的时钟线阻抗控制。

以上不足，有待改善。

技术实现要素：

为了克服现有的技术的不足，本实用新型提供一种pcb板的晶振屏蔽结构。

本实用新型技术方案如下所述：

一种pcb板的晶振屏蔽结构，其特征在于，包括由上至下设置的表面走线层和若干个内部走线层，

所述表面走线层上设置有晶振、ic芯片、第一屏蔽地铜箔及第一其他地铜箔，所述第一屏蔽地铜箔将所述晶振围住，并仅在所述晶振与所述ic芯片的走线区域设置开口，所述第一其他地铜箔设置在所述第一屏蔽地铜箔的外围，所述晶振分别与所述ic芯片和所述第一屏蔽地铜箔电性连接，

所述内部走线层上均设置有第二屏蔽地铜箔和第二其他地铜箔，所述第二屏蔽地铜箔设置在所述第一屏蔽地铜箔的正下方，所述第二其他地铜箔设置在所述第一其他地铜箔的正下方，所述第二其他地铜箔将所述第二屏蔽地铜箔围住，并仅在所述晶振与所述ic芯片的走线区域与所述第二屏蔽地铜箔连接，

所述第一屏蔽地铜箔通过多数个第一金属地过孔与每一所述内部走线层上的所述第二屏蔽地铜箔连接，所述第一其他地铜箔通过多数个第二金属地过孔与每一所述内部走线层上的所述第二其他地铜箔连接。

根据上述方案的本实用新型，其特征在于，所述第一屏蔽地铜箔与所述第一其他地铜箔之间的距离大于0.3mm。

根据上述方案的本实用新型，其特征在于，相邻的两个所述第一金属地过孔之间的距离小于3mm，相邻的两个所述第二金属地过孔之间的距离小于3mm。

根据上述方案的本实用新型，其特征在于，多数个所述第一金属地过孔均匀的设置在所述第一屏蔽地铜箔及每一所述内部走线层上的所述第二屏蔽地铜箔上，多数个所述第二金属地过孔均匀的设置在所述第一其他地铜箔及每一所述内部走线层上的所述第二屏蔽地铜箔上。

根据上述方案的本实用新型，其特征在于，所述第一金属地过孔与所述第二金属地过孔的直径相同。

根据上述方案的本实用新型，其特征在于，所述第一屏蔽地铜箔的最小宽度大于0.5mm。

根据上述方案的本实用新型，其特征在于，所述晶振为二脚晶振。

进一步的，所述表面走线层上还设置有第一电阻、第二电阻、第一电容及第二电容，所述第一屏蔽地铜箔将所述第一电阻、所述第二电阻、所述第一电容及所述第二电容围住，所述晶振的一端分别与所述第一电阻的一端、所述第一电容的一端及所述ic芯片的第一时钟信号引脚电性连接，所述晶振的另一端分别与所述第二电阻的一端和所述第二电容的一端电性连接，所述第一电阻的另一端和所述第二电阻的另一端分别与所述ic芯片的第二时钟信号引脚电性连接，所述第一电容的另一端和所述第二电容的另一端分别与所述第一屏蔽地铜箔电性连接。

本实用新型的有益效果在于：

1、本实用新型通过高密度、等间距的金属地过孔，使得表面走线层的屏蔽地铜箔与其下方所有的内部走线层上的屏蔽地铜箔连通起来，从而在晶振周围形成立体的屏蔽腔体，达到全方位的屏蔽效果；

2、本实用新型通过将屏蔽地铜箔与其他地铜箔隔离，减少了晶振通过周围屏蔽地铜箔传导到其他敏感器件或信号的风险；

3、通过保证晶振下层的屏蔽地铜箔的完整性（不掏空），减少因为阻抗控制不连续导致的晶振时钟信号影响。

附图说明

图1为本实用新型表面走线层的结构示意图；

图2为本实用新型内部走线层的结构示意图；

图3为本实用新型的右侧视图；

在图中，附图标志如下：

1、表面走线层；2、内部走线层；3、第一金属地过孔；4、第二金属地过孔；11、晶振；12、ic芯片；13、第一电阻；14、第二电阻；15、第一电容；16、第二电容；17、第一屏蔽地铜箔；18、第一其他地铜箔；21、第二屏蔽地铜箔；22、第二其他地铜箔。

具体实施方式

为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。

如图1-图3所示，一种pcb板的晶振屏蔽结构，包括由上至下设置的表面走线层1和3个内部走线层2。

表面走线层1上设置有晶振11、ic芯片12、第一电阻13、第二电阻14、第一电容15、第二电容16、第一屏蔽地铜箔17及第一其他地铜箔18。第一屏蔽地铜箔17将晶振11、第一电阻13、第二电阻14、第一电容15及第二电容16围住，并仅在晶振11与ic芯片12的走线区域设置开口。第一其他地铜箔18设置在第一屏蔽地铜箔17的外围。晶振11为二脚晶振11，晶振11的一端分别与第一电阻13的一端、第一电容15的一端及ic芯片12的第一时钟信号引脚电性连接，晶振11的另一端分别与第二电阻14的一端和第二电容16的一端电性连接，第一电阻13的另一端和第二电阻14的另一端分别与ic芯片12的第二时钟信号引脚电性连接，第一电容15的另一端和第二电容16的另一端分别与第一屏蔽地铜箔17电性连接。

内部走线层2上均设置有第二屏蔽地铜箔21和第二其他地铜箔22，第二屏蔽地铜箔21和第二其他地铜箔22的形状尺寸与第一屏蔽地铜箔17和第一其他地铜箔18相配合。第二屏蔽地铜箔21为完整的铜箔（不掏空），能够减少因为阻抗控制不连续导致的晶振时钟信号影响。第二屏蔽地铜箔21设置在第一屏蔽地铜箔17的正下方，第二其他地铜箔22设置在第一其他地铜箔18的正下方，第二其他地铜箔22将第二屏蔽地铜箔21围住，并仅在晶振11与ic芯片12的走线区域与第二屏蔽地铜箔21连接。

第一屏蔽地铜箔17通过多数个第一金属地过孔3与每一内部走线层2上的第二屏蔽地铜箔21连接，即第一金属地过孔3依次穿过第一屏蔽地铜箔17及其下方的每一内部走线层2上的第二屏蔽地铜箔21，将第一屏蔽地铜箔17及其下方的每一内部走线层2上的第二屏蔽地铜箔21连通起来。第一其他地铜箔18通过多数个第二金属地过孔4与每一内部走线层2上的第二其他地铜箔22连接，及第二金属地过孔4依次穿过第一其他地铜箔18及其下方的每一内部走线层2上的第二其他地铜箔22，将第一其他地铜箔18及其下方的每一内部走线层2上的第二其他地铜箔22连通起来。通过第一金属地过孔3和第二金属地过孔4实现第一屏蔽地铜箔17、第二屏蔽地铜箔21、第一其他地铜箔18及第二其他地铜箔22的连通，从而在晶振11周围形成立体的屏蔽腔体，达到全方位的屏蔽效果。

在本实施例中，第一屏蔽地铜箔17与第一其他地铜箔18之间的距离大于0.3mm，且第二屏蔽地铜箔21和第二其他地铜箔22除了相连的区域外，其他区域之间的距离也大于0.3mm。该设计能够保证屏蔽地铜箔与其他地铜箔的隔离，减少了晶振11通过周围的屏蔽地铜箔传递到其他敏感器件或者信号的风险。

在本实施例中，第一金属地过孔3与第二金属地过孔4的直径相同，相邻的两个第一金属地过孔3之间的距离小于3mm，相邻的两个第二金属地过孔4之间的距离小于3mm。同时，多数个第一金属地过孔3均匀的设置在第一屏蔽地铜箔17及每一内部走线层2上的第二屏蔽地铜箔21上，多数个第二金属地过孔4均匀的设置在第一其他地铜箔18及每一内部走线层2上的第二屏蔽地铜箔21上。本实用新型通过高密度、等间距的金属地过孔，使得表面走线层1的第一屏蔽地铜箔17与其下方所有的内部走线层2上的第二屏蔽地铜箔21连通起来，从而在晶振11周围形成立体的屏蔽腔体，达到全方位的屏蔽效果。

在本实施例中，第一屏蔽地铜箔17的最小宽度大于0.5mm，从而保证晶振屏蔽结构的屏蔽效果。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

上面结合附图对本实用新型专利进行了示例性的描述，显然本实用新型专利的实现并不受上述方式的限制，只要采用了本实用新型专利的方法构思和技术方案进行的各种改进，或未经改进将本实用新型专利的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围内。