一种用于晶振快速启动的半导体芯片时钟电路的制作方法

1.本实用新型涉及半导体芯片时钟电路领域，特别是涉及一种用于晶振快速启动的半导体芯片时钟电路。


背景技术：

2.随着科技的发展，半导体芯片是当下科研的重点，今日大部分的电子产品，如计算机、移动电话或是数字录音机当中的核心单元都和半导体芯片有着极为密切的关连。其中，半导体芯片在工作时，其内部的时钟电路是非常重要的，其能够给半导体内部的其他电路提供工作时钟，使其能够正常工作，而晶振则是时钟电路工作的心脏。目前很多集成芯片已内建反相器与反馈电阻，芯片外部只需接一个晶振即可工作。但是这种方式晶振的起振时间长，为了提高整个半导体元件的运行速度，还需要提高晶振的起振时间。中国专利文件201920345554.3提出的一种soc晶振启动电路，其通过将一个反相器与晶振并联，那么晶振的电压可直接在反相器的翻转电压点开始振荡并输出波形，从而迅速达到其稳定振荡所需的电压并输出。而在整个过程中，因为晶振是直接在反相器翻转电压点开始起振的，所以仅能够通过降低反相器翻转其电压所需要的时间来提高晶振的起振时间。一般晶振的标称值在测试时都会有一个“负载电容”的条件，在工作时要满足这个条件，振荡频率才与标称值一致，也就是说，只有连接合适的电容才能满足晶振的起振要求，晶振才能正常工作。所以晶振都会连接一个几pf到十几pf的负载电容，负载电容一般是与反相器输入输出端连接的，那么通过这个负载电容的充电时间即可得知反相器翻转其电压所需要的的时间，则通过公式t=vc/i，可知道电容充电时间是与充电电压、电流和自身电容量决定的。按照充电电压为1v，负载电容选用较小的3.2pf来计算，因为其驱动电流大概在300
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700μa，那么可算出充电时间大概是几微秒左右，即反相器翻转电压的时间单位是微秒级别，而一般3m的晶振时间大概是10毫秒左右，其时间单位为毫秒级别，所以上述专利的翻转时间仅为晶振起振时间的千分之一，在整个晶振起振的过程中，所占据的时间比例非常小，所以想要根据上述专利提出的结构来降低晶振的启动时间，作用是非常小的。


技术实现要素：

3.本实用新型的目的在于：为了克服上述缺陷，提出一种用于晶振快速启动的半导体芯片时钟电路提高晶振的启动时间。
4.为实现上述目的，本实用新型的技术方案为：一种用于晶振快速启动的半导体芯片时钟电路，包括：用于起振的晶振x1；分别连接在晶振两端的充电电容c1~c2，其用于调节晶振x1的工作频率；与晶振并联的反馈电阻r1；与晶振并联的供能单元，供能单元包括两个并联的反相器u1~u2，其用于为晶振x1提供起振能量；与供能单元连接的控制单元，其用于控制供能单元的工作，控制单元包括逻辑控制电路和计数器，计数器包括n个d触发器、同或门和一个n输入端与门；供能单元还连接有输出处理单元，其由反相器u3~u4、与门u5构成，反相器u3~u4构成缓冲器。
5.进一步的，所述反相器u1~u2的输入端与电阻r1、晶振x1和电容c1的一端连接，反相器u1~u2的输出端与电阻r1、晶振x1的另一端和电容c1的一端连接，电容c1~c2的另一端均接地，反相器u2的输出端用于输出晶振x1的震荡信号；所述反相器u1还连接有开关s1~s2的一端，开关s1的另一端连接外部电压，开关s2的另一端接地；反相器u2的输出端连接至反相器u3的一端，反相器u3的另一端连接至反相器u4的一端，反相器u4的另一端连接至与门u5的一个输入端，其输出端作为整个晶振启动电路的输出晶振信号。
6.进一步的，所述计数器为3bit计数器，其由三个d触发器a1~a3、同或门u6~u8以及一个三输入端的与门u9构成，d触发器a1~a3的反向输出端均与其输入端d直接相连，d触发器a1~a3的clr引脚均连接至rst信号， d触发器a1的时钟引脚接到输入信号fin_gated；并且其输出端的信号作为d触发器a2的输入时钟信号，其反向输出端的信号q1连接至同或门u6的一个输入端，d触发器a2输出端的信号作为d触发器a3的输入时钟信号，其反向输出端的信号q2连接至同或门u7的一个输入端，d触发器a3反向输出端的信号q3连接至同或门u8的一个输入端，同或门u6~u8的另一输入端均连接计数预定值div_ctrl<3:1>，其输出端与与门u9的输入端连接，与门u9的输出端输出信号equal至逻辑控制电路中。
7.进一步的，所述逻辑控制电路包括d触发器a4~a6、与门u10~u17和反相器u18~u20，所述d触发器a4的输入端与计数器输出端的equal连接，其时钟引脚连接信号fin_gated，d触发器a4~a6的clr引脚连接外部置位信号rst_ctrl，其输出端连接至与门u10的输入端，与门u10的输出端与d触发器a5的时钟引脚和反相器u18的输入端连接，反相器u18的输出端与与门u13的一个输入端连接，所述与门u13的另一输入端连接至置位信号rst_ctrl，其输出信号为rst；所述d触发器a5的输入端置“1”，其输出端作为开关控制信号boost_done与供能单元开关s1~s2连接以及与与门u11的一个输入端连接，与门u11的另一输入端与计数器的输出端equal连接，与门u11的输出端与d触发器a6的输入端连接，其时钟引脚连接信号fin_gated ，其输出端连接至与门u12的一个输入端，与门u12的输出信号su_done连接至反相器u19的输入端和与门u5的一个输入端，其输出端的信号su_done b连接至与门u14的一个输入端，与门u14的另一个输入端与供能单元中反相器u4的输出信号fin连接，其输出信号为fin_gated；所述d触发器a5输出端的开关控制信号boost_done还与反相器u20的输入端和与门u17的一个输入端连接，与门u17的另一个输入端连接晶体振荡稳定过程的预定计数值su_cnt<3:1>，反相器u20的输出端连接至与门u15的一个输入端，其另一输入端连接至驱动能力增加的预定计数值boost_cnt<3:1>，与门u15、u17的输出端连接至与门u16的两个输入端，与门u16的输出端为计数器的计数预定值div_ctrl<3:1>即其与计数器连接。
8.由于采用了上述方案，本实用新型的有益效果在于：解决了现有技术的不足，本实用新型提出一种用于晶振快速启动的半导体芯片时钟电路，其好处是：
9.（1）本实用新型选用两个反相器u1~u2并联在晶振x1两端，那么反相器输出端连接的晶振x1一端即可得到反相器u1~u2输出的两个叠加信号，从而使得晶振x1得到的起振能量更大，即相较于现有技术中只在晶振两端连接一个反相器而言，本实用新型的结构可使得晶振x1获得两倍的起振能量，从而可以将其起振时间降低一半。
10.（2）本实用新型在反相器u1上连接有开关s1~s2，其可以在晶振x1起振后趋于平衡震荡的时候，通过控制单元断开一个反相器输入至晶振x1的能量，避免晶振x1能量过高，无法趋于平衡工作。
11.（3）本实用新型控制单元通过逻辑控制电路与计数器的设置，可以在晶振x1达到稳定震荡过程中使其输出，保证了其连接的半导体元件的稳定工作。
附图说明
12.图1是本实用新型所述启动电路的电路图。
13.图2是本实用新型所述逻辑控制电路的电路图。
14.图3是本实用新型所述计数器中各d触发器连接的电路图。
15.图4是本实用新型所述计数器中与同或门与及与门连接的电路图。
具体实施方式
16.下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
17.在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
18.在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
实施例
19.一种用于晶振快速启动的半导体芯片时钟电路，包括：用于起振的晶振x1；分别连接在晶振两端的充电电容c1~c2，其用于调节晶振x1的工作频率；与晶振并联的反馈电阻r1；与晶振并联的供能单元，供能单元包括两个并联的反相器u1~u2，其用于为晶振x1提供起振能量；与供能单元连接的控制单元，其用于控制供能单元的工作，控制单元包括逻辑控制电路和计数器；供能单元还连接有输出处理单元，其由反相器u3~u4、与门u5构成，反相器u3~u4构成缓冲器。
20.如图1所示，所述反相器u1~u2的输入端与电阻r1、晶振x1和电容c1的一端连接，反相器u1~u2的输出端与电阻r1、晶振x1的另一端和电容c1的一端连接，电容c1~c2的另一端均接地，反相器u2的输出端用于输出晶振x1的震荡信号；所述反相器u1还连接有开关s1~s2的一端，开关s1的另一端连接外部电压，开关s2的另一端接地；反相器u2的输出端连接至反相器u3的一端，反相器u3的另一端连接至反相器u4的一端，反相器u4的另一端连接至与门u5的一个输入端，其输出端作为整个晶振启动电路的输出晶振信号。
21.那么当晶振x1需要震荡，电路上电之后，控制单元控制开关s1~s2关闭，此时反相
器u1~u2均开始工作，那么根据反相器的原理可知道：在初上电时，反相器u1~u2的输入端为低电平，经过其内部设置的mos管组后反相器输出端为高电平。而因为反相器u1~u2是并联在晶振x1两端的，那么此时与反相器输出端连接的晶振x1一端即可得到反相器u1~u2输出的两个叠加信号，从而使得晶振x1得到的起振能量更大，即相较于现有技术中只在晶振两端连接一个反相器而言，本实用新型的结构可使得晶振x1获得两倍的起振能量，从而可以将其起振时间降低一半。值得说明的是，电阻r1是与反相器u1~u2形成反馈电路的，即当反相器输出端输出高电平时，电阻r1可将此高电平再反馈至反相器的输入端，那么反相器的输入端得到高电平，经过其内部电路之后，其输出端输出低电平，低电平再次经过电阻r1反馈至反相器的输入端，如此可使得反相器的输入输出端反复输出高低电平并加载至与其并联的晶振x1两端，以使得晶振x1两端的信号发生震荡，从而使得其起振。
22.进一步的，在晶振x1起振之后，需要将其进行信号稳定之后再输出，那么如果仍给其较大的起振能量，会导致其输出信号波动过大，不稳定，即此时需要断开开关s1~s2，仅使得反相器u2连接在晶振x1的两端，以供给其稳定震荡的能量。直至晶振x1信号稳定后，其输出信号经过反相器u3~u4组成的缓冲器、与门u15后即可稳定输出。
23.那么开关s1~s2的通断可由控制单元进行控制，控制单元的具体说明如下：
24.计数器：其输入信号有，时钟信号fin_gated，清零信号rst，计数预定值div_ctrl<3:1>，输出信号为equal。那么，当清零信号rst=0时，计数器会对其内部的计数值进行清零；当清零信号rst=1时，计数器开始对时钟信号的周期数进行计数，当其计数值等于预定值div_ctrl<3:1>时，计数器输出equal=1，否则输出equal=0。
25.逻辑控制电路：其输入信号有来自计数器的比较输出值equal，来自缓冲器输出的时钟信号fin，外部的置位信号rst_ctrl，以及控制驱动能力增加（即晶振x1并联两个反相器u1~u2）的预定计数值boost_cnt<3:1>，控制晶振x1振荡稳定过程（即晶振x1只并联反相器u2）的预定计数值su_cnt<3:1>；输出信号有：时钟信号fin_gated，驱动晶振x1起振增强与否的开关控制信号boost_done、时钟建立完成（即晶振x1起振结束）的标志信号su_done以及计数器的预定计数值div_ctrl<3:1>。那么其工作原理如下：
26.1. 时钟信号fin与时钟信号建立完成标志的反信号su_done_b进行“与”操作，产生时钟信号fin的gated信号fin_gated；可知当时钟建立完成后，su_done=1,则su_done_b=0，从而fin_gated=0，因此所有用到fin_gated作为输入信号的d触发器将不再翻转，而从避免必要的损耗；
27.2.在开关控制信号boost_done作用下，选择计数器的预定值div_ctrl<3:1>是来自控制驱动能力增加的预定计数值boost_cnt<3:1>还是控制晶振x1振荡稳定过程的预定计数值su_cnt<3:1>。当boost_done=0，标志着晶振x1的驱动能力需要增强，也就是晶振x1的初启动阶段，此时计数器的div_ctrl<3:1>=boost_cnt<3:1>，即计数器计数的时钟周期数受boost_cnt<3:1>信号控制，当计数值达到boost_cnt<3:1>时，表示晶振x1驱动能力不需要增强，即其进入稳定震荡过程，那么boost_done会由0变成1，从而div_ctrl<3:1>=su_cnt<3:1>，因此计数器需要重新计数，即重新确定晶振x1的稳定过程。
28.3. 其内部产生的boost_done_init取反后与置位信号rst_ctrl进行“与”操作，从而产生计数器的清零信号rst，并且置位信号rst_ctrl输出逻辑控制电路中所有d触发器的置位操作。
29.具体地说，所述计数器包括若干d触发器、同或门和一个多输入端与门组成，为了方便描述，本实施例采用以3bit计数器为例进行说明，但不仅限于3bit计数器。如图3
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4所示，3bit计数器由三个d触发器a1~a3、3bit的同或门u6~u8以及一个三输入的与门u9构成，其用于对输入时钟信号fin_gated计数，即计算缓冲器输出信号的时间。d触发器a1~a3的反向输出端均与其输入端d直接相连，d触发器a1~a3的clr引脚均连接至rst信号， d触发器a1的时钟引脚接到输入信号fin_gated；并且其输出端的信号作为d触发器a2的输入时钟信号，其反向输出端的信号q1连接至同或门u6的一个输入端，d触发器a2输出端的信号作为d触发器a3的输入时钟信号，其反向输出端的信号q2连接至同或门u7的一个输入端，d触发器a3反向输出端的信号q3连接至同或门u8的一个输入端，同或门u6~u8的另一输入端均连接计数预定值div_ctrl<3:1>，其输出端与与门u9的输入端连接，与门u9的输出端输出信号equal至逻辑控制电路中。
30.所述逻辑控制单元包括d触发器a4~a6、与门u10~u17和反相器u18~u20，反相器u20、与门u15~u17构成选择器，如图2所示。所述d触发器a4的输入端与计数器输出端的equal连接，其时钟引脚连接信号fin_gated，d触发器a4~a6的clr引脚连接外部置位信号rst_ctrl，其输出端连接至与门u10的输入端，与门u10的输出端与d触发器a5的时钟引脚和反相器u18的输入端连接，反相器u18的输出端与与门u13的一个输入端连接，所述与门u13的另一输入端连接至置位信号rst_ctrl，其输出信号为rst；所述d触发器a5的输入端置“1”，其输出端作为开关控制信号boost_done与供能单元开关s1~s2连接以及与与门u11的一个输入端连接，与门u11的另一输入端与计数器的输出端equal连接，与门u11的输出端与d触发器a6的输入端连接，其时钟引脚连接信号fin_gated ，其输出端连接至与门u12的一个输入端，与门u12的输出信号su_done连接至反相器u19的输入端和与门u5的一个输入端，其输出端的信号su_done b连接至与门u14的一个输入端，与门u14的另一个输入端与供能单元中反相器u4的输出信号fin连接，其输出信号为fin_gated；所述d触发器a5输出端的开关控制信号boost_done还与反相器u20的输入端和与门u17的一个输入端连接，与门u17的另一个输入端连接晶体振荡稳定过程的预定计数值su_cnt<3:1>，反相器u20的输出端连接至与门u15的一个输入端，其另一输入端连接至驱动能力增加的预定计数值boost_cnt<3:1>，与门u15、u17的输出端连接至与门u16的两个输入端，与门u16的输出端为计数器的计数预定值div_ctrl<3:1>即其与计数器连接。
31.那么当芯片刚上电时，置位信号rst_ctrl为逻辑0，其对d触发器a4~a6进行清零，因此会有信号boost_done_init，boost_done以及su_done信号也为逻辑0，同时与门u13输出的清零信号rst也为0，计数器从而被清零；芯片上电之后，置位信号rst_ctrl由0变成1，由于boost_done_init=0，所以清零信号rst=1，计数器则开始工作；此时与开关s1~s2连接的开关控制信号boost_done=0，那时开关s1~s2闭合，反相器u1与u2并联，一起为晶振x1的启动提供更大的驱动能力，使其快速启动；并且选择器将选择控制驱动能力增加的预定计数值boost_cnt<3:1>作为计数器的预定值，当计数值 =boost_cnt<3:1>，计数器输出equal=1。且当下一个时钟信号fin_gated上升沿到来时，d触发器a4的输出信号与置位信号rst_ctrl相“与”后的信号boost_done_init产生0
→
1的变化过程；由于boost_done_init又作为d触发器a5的时钟输入信号，boost_done_init=0
→
1的过程使得d触发器a5的输出
boost_done=1，从而可关闭开关s1~s2，那么此时仅有反相器u2与晶振x1并联，并且选择器将选择控制晶振x1振荡稳定过程的预定计数值su_cnt<3:1>作为计数器计数的预定值；由于boost_done_init=0
→
1，而置位信号rst_ctrl=1，所以计数器的清零信号rst=0，计数器的计数值被清零，其输出值equal=0，并且选择su_cnt<3:1>作为计数器计数的预定值。由于此时计数器的输出值equal=0，所以d触发器a4的输入为0，使得与门u10的输出boost_done_init=0，进而清零信号rst=1，那么计数器重新开始计数。
32.当计数值等于控制晶振x1振荡稳定过程的预定计数值su_cnt<3:1>时，计数器再次输出equal=1，所以在下一个时钟fin_gated的上升沿时，逻辑控制电路中有两个操作，一个是开关控制信号boost_done跟equal相“与”后作为d触发器a6的输入信号，由于boost_done=equal=1，所以d触发器a6的输出信号在rst_ctrl=1的情况下，进行“与”操作，即与门u12的输出值su_done=1, 再经过反相器u19输出的信号su_done_b=0；所以fin与su_done_b=0，即与门u14输出的时钟fin_gated=0；当su_done=1，表示时钟震荡信号已经稳定，可以对外输出时钟；另外一个操作是由于equal=1,所以boost_done_init=1，所以rst=0，计数器将被清零。如此完成一个晶振x1起振的整个过程。
33.本实用新型选用两个反相器为晶振x1提供起振能量，可为晶振提供更大的起振能量，使得其起振加快；且反相器u1上连接有开关s1~s2，其可以在晶振x1起振后趋于平衡震荡的时候，通过控制单元断开一个反相器输入至晶振x1的能量，避免晶振x1能量过高，无法趋于平衡工作，且控制单元可以在晶振x1达到震荡稳定过程中使其输出，保证了整个半导体元件的稳定工作。
34.上述所提到的反相器、d触发器、与或门以及与门均为芯片制造中常用元器件，其通过mos管搭建而成，本实用新型均未对上述元器件的电路做改进且其本身电路也不是本实用新型的主要改进点，因此在这里不再对其具体电路做赘述。
35.上述方式中未述及的部分采取或借鉴已有技术即可实现。
36.最后应说明的是：以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。