高连接性装置堆叠的制作方法

1.本公开内容的实施例总体上涉及堆叠的小型化电子装置及其形成方法。更具体地，本文描述的实施例涉及pcb和封装间隔件及其形成方法。


背景技术：

2.由于对具有减小的占地面积的小型化电子装置的不断增长的需求，电子装置已发展成复杂的2.5d和3d堆叠装置。堆叠的电子装置设计的发展已经带来较大的电路密度，以力求提高速度和处理能力，并且还对用于制造此类电子装置的材料、部件和工艺提出对应需求。
3.常规上，已将小型化电子装置的部件与设置在各个装置部件之间的间隔件垂直堆叠，以在这些部件之间提供物理分隔。这些间隔件通常由模制化合物(例如，环氧树脂模制化合物、具有环氧树脂粘合剂的fr
‑
4和fr
‑
5级织造纤维玻璃布等等)形成，并且经由机械工艺图案化以实现装置部件的电连接性。然而，用于模制化合物的材料以及间隔件的图案化工艺具有阻碍电子装置缩放和整体装置性能的若干限制。
4.特别地，由于当前模制化合物材料的热性质，在装置部件与相邻间隔件之间可能发生热膨胀系数(cte)失配，因此需要具有较大间隔的较大焊料凸块(solder bump)以减轻由cte失配引起的装置部件或间隔件的任何翘曲。此外，这些模制化合物材料的固有性质还导致难以在间隔件中将精细(例如，小于50μm)特征图案化，这被机械结构化工艺本身的分辨率限制所放大。由此，使用常规的模制化合物材料的间隔件可能在制造具有减小的占地面积的堆叠的小型化电子装置中产生瓶颈。
5.由此，本领域中需要用于堆叠的小型化电子装置的改善的间隔件和结构及其形成方法。


技术实现要素：

6.本公开内容总体上涉及堆叠的小型化电子装置及其形成方法。更具体地，本文描述的实施例涉及半导体装置间隔件及其形成方法。
7.在一个实施例中，提供了一种半导体装置间隔件。半导体装置间隔件包括：框架，所述框架具有与第二表面相对的第一表面；框架材料，所述框架材料包括具有球形陶瓷填料的聚合物基介电材料；以及通孔，所述通孔包括限定穿过框架从第一表面延伸到第二表面的开口的通孔表面。通孔具有在约10μm与约150μm之间的直径。电互连进一步在通孔内设置在通孔表面上。
8.在一个实施例中，提供了一种半导体装置组件。半导体装置组件包括具有第一玻璃纤维增强的环氧树脂材料的第一印刷电路板(pcb)和形成在第一玻璃纤维增强的环氧树脂材料上的第一电分布层。半导体装置组件进一步包括具有第二玻璃纤维增强的环氧树脂材料的第二pcb和形成在第二玻璃纤维增强的环氧树脂材料上的第二电分布层。半导体装置组件还包括插置在第一pcb与第二pcb之间以促成在第一pcb与第二pcb之间的物理空间
的装置间隔件。装置间隔件包括：框架，所述框架具有与第二表面相对的第一表面；框架材料，所述框架材料包括具有球形陶瓷填料的聚合物基介电材料；以及通孔，所述通孔包括限定穿过框架从第一表面延伸到第二表面的开口的通孔表面。通孔具有在约10μm与约150μm之间的直径。电互连进一步在通孔内设置在通孔表面上，以形成在第一电分布层和第二电分布层的至少一部分之间延伸的导电路径的至少部分。
9.在一个实施例中，提供了一种半导体装置组件。半导体装置组件包括具有第一玻璃纤维增强的环氧树脂材料的印刷电路板(pcb)和形成在第一玻璃纤维增强的环氧树脂材料上的第一电分布层。半导体装置组件进一步包括具有厚度小于约1000μm的硅固化结构的硅基板和形成在硅芯部结构上的第二电分布层。半导体装置组件还包括插置在pcb与硅基板之间以促成在pcb与硅基板之间的物理空间的装置间隔件。装置间隔件包括：框架，所述框架具有与第二表面相对的第一表面并且厚度在约400μm与约1600μm之间；框架材料，所述框架材料包括具有球形陶瓷填料的聚合物基介电材料；以及通孔，所述通孔包括限定穿过框架从第一表面延伸到第二表面的开口的通孔表面。框架的厚度基本上类似于物理空间的高度，并且通孔具有在约10μm与约150μm之间的直径。电互连进一步在通孔内设置在通孔表面上，以形成在第一电分布层和第二电分布层的至少一部分之间延伸的导电路径的至少部分。装置间隔件的面积相对于pcb或硅基板的表面的面积的比率在约0.15与约0.85之间。
附图说明
10.因此，为了能够详细理解本公开内容的上述特征所用方式，可以参考实施例获得上文所简要概述的本公开内容的更特定的描述，一些实施例在附图中示出。然而，应注意，附图仅示出示例性实施例并且由此不被认为限制其范围，并且可以允许其他等效实施例。
11.图1a和图1b示意性地示出根据本文描述的实施例的半导体装置间隔件的横截面图。
12.图1c示出根据本文描述的实施例的半导体装置间隔件的一部分的放大横截面图。
13.图2a和图2b示意性地示出根据本文描述的实施例的半导体装置间隔件的横截面图。
14.图3a和图3b示意性地示出根据本文描述的实施例的半导体装置间隔件的自顶向下视图。
15.图4是示出根据本文描述的实施例的用于制造图1至图3b的半导体装置间隔件的工艺的流程图。
16.图5a至图5j示意性地示出根据本文描述的实施例的在图4中描绘的工艺的不同阶段处的半导体装置间隔件的横截面图。
17.图6是示出根据本文描述的实施例的用于制造在半导体装置间隔件中使用的框架的工艺的流程图。
18.图7a至图7e示意性地示出根据本文描述的实施例的在图6中描绘的工艺的不同阶段处的框架的横截面图。
19.图8示意性地示出根据本文描述的实施例的堆叠的半导体装置的横截面图。
20.图9示意性地示出根据本文描述的实施例的堆叠的半导体装置的横截面图。
21.图10示意性地示出根据本文描述的实施例的堆叠的半导体装置的横截面图。
22.图11a至图11e示意性地示出根据本文描述的实施例的半导体装置间隔件布置的俯视图。
23.为了便于理解，在可能的情况下，已经使用相同的附图标记表示附图共有的相同元件。设想的是，一个实施例的元件和特征可有利地结合在其他实施例中而无需进一步叙述。
具体实施方式
24.本公开内容总体上涉及堆叠的小型化电子装置及其形成方法。更具体地，本文描述的实施例涉及半导体装置间隔件及其形成方法。本文描述的半导体装置间隔件可以用于形成堆叠的半导体封装组件、堆叠的pcb组件等等。
25.本文公开的堆叠的半导体装置和半导体装置间隔件旨在替代使用由模制化合物材料(例如，环氧树脂模制化合物、具有环氧树脂粘合剂的fr
‑
4和fr
‑
5级织造纤维玻璃布等等)制造的间隔件的更常规的半导体pcb和封装组件。通常，堆叠的pcb和封装组件的可缩放性部分地受到用于形成这些间隔件的模制化合物材料的固有性质的限制。例如，这些材料的刚性导致难以在间隔件中图案化精细(例如，微米级)特征以用于堆叠的组件内的各个装置部件的互连。此外，由于当前使用的模制化合物材料的热性质，在间隔件与邻近间隔件设置的任何装置部件之间可能发生热膨胀系数(cte)失配。由此，当前的pcb和封装组件需要具有较大间隔的较大焊料凸块以减轻由cte失配引起的任何翘曲的影响。因此，常规的半导体pcb和封装组件由导致降低的总功率和效率的低的贯通结构电带宽来表征。本文公开的方法和设备提供克服与上文描述的常规pcb和封装组件相关联的许多缺点的半导体装置间隔件。
26.图1a至图1c、图2a和图2b示出根据一些实施例的半导体装置间隔件100的横截面图。半导体装置间隔件100可以用于半导体装置和安装到半导体装置的部件的物理分隔、结构支撑和电互连。半导体装置间隔件100还可以用于堆叠半导体封装基板，因此实现小电子产品中的经济空间利用和/或多个封装基板之间的增强的i/o连接和带宽。半导体装置间隔件100还使不同的互操作部分之间的迹线长度最小化，以缩短在基板之间的互连的布线。
27.半导体装置间隔件100通常包括框架102，框架102具有穿过框架102形成的一个或多个孔或通孔103。在一个实施例中，框架102由聚合物基介电材料形成。例如，框架102由可流动的堆积材料形成。在进一步实施例中，框架102由环氧树脂材料形成，环氧树脂材料具有陶瓷填料130(在图1c中示出)，诸如二氧化硅(sio2)颗粒。可以用于形成框架102的陶瓷填料130的其他示例包括氮化铝(aln)、氧化铝(al2o3)、碳化硅(sic)、氮化硅(si3n4)、sr2ce2ti5o
16
、硅酸锆(zrsio4)、硅灰石(casio3)、氧化铍(beo)、二氧化铈(ceo2)、氮化硼(bn)、钙铜钛氧化物(cacu3ti4o
12
)、氧化镁(mgo)、二氧化钛(tio2)、氧化锌(zno)等等。
28.如图1c中的框架102的放大横截面图所描绘，陶瓷填料130在形状或形态上通常为球形。如本文所使用的，术语“球形”是指任何圆形、椭圆形、或球形形状。例如，在一些实施例中，陶瓷填料130可以具有椭圆形状、长椭圆形状、或其他类似的圆形形状。然而，还设想了其他形态。在一些示例中，用于形成框架102的陶瓷填料130包括直径范围在约40nm与约150nm之间、诸如在约80nm与约100nm之间的颗粒。例如，陶瓷填料130包括直径范围在约200nm与约800nm之间、诸如在约300nm与约600nm之间的颗粒。在一些示例中，陶瓷填料130
包括具有基本上均匀的直径的颗粒。在其他示例中，陶瓷填料130包括直径不同的颗粒。陶瓷填料130的颗粒具有在约0.02与约0.99之间的装填密度(例如，由陶瓷填料130的体积构成的框架102的固体体积的分数)，诸如在约0.1与约0.98之间的装填密度。例如，框架102中的陶瓷填料130可以具有在约0.2与约0.96之间的装填密度，诸如在约0.5与约0.95之间的装填密度。
29.框架102可以具有任何期望的形态和尺寸。在一些实施例中，框架102具有多边形形态。例如，框架102具有基本上矩形的形状，其中横向尺寸在约5mm与约100mm之间，诸如在约10mm与约80mm之间，例如在约15mm与约50mm之间。通常，框架102的厚度t0在约45μm与约5000μm之间，诸如厚度t0在约100μm与约3000μm之间。例如，框架102的厚度t0在约200μm与约2000μm之间，诸如厚度t0在约400μm与约1600μm之间。
30.在一些实施例中，框架102由聚合物基介电材料的一个或多个层110形成，所述一个或多个层被层压和固化在一起以形成框架102的单个整体主体(例如，块)。例如，框架102由堆叠的单独层110a
‑
c形成，单独层110a
‑
c被层压和固化在一起以形成单个整体主体。在这样的示例中，框架102的厚度t0是单独层110a的厚度t
a
、单独层110b的厚度t
b
和单独层110c的厚度t
c
的总和。用于框架102的每个单独层110a
‑
110c的厚度t
a
‑
b
在约10μm与约150μm之间，诸如在约25μm与约125μm之间，例如在约50μm与约100μm之间。
31.在框架102中形成孔或通孔103(下文称为“通孔”)，以使导电互连104能够穿过框架102布线。例如，通孔103从框架102的第一表面105延伸到相对的第二表面107。通常，一个或多个通孔103基本上是圆柱形的。然而，也设想了用于通孔103的其他合适的形态。通孔103可以形成为穿过框架102的单个的且隔离的通孔103，或者形成为一个或多个分组或阵列。在一个实施例中，通孔103的最小跨距p0小于约1200μm，诸如最小间距p0在约50μm与约1000μm之间，诸如在约100μm与约800μm之间。例如，最小间距p0在约150μm与约600μm之间。为了清楚起见，“间距”是指相邻通孔103的中心之间的距离。
32.在图1a所描绘的实施例中，一个或多个通孔103中的每一个通孔103具有穿过框架102的基本上均匀的直径。例如，一个或多个通孔103中的每一个通孔103具有自始至终(throughout)小于约500μm的均匀直径v
l
，诸如自始至终在约10μm与约200μm之间的均匀直径v
l
。在进一步示例中，通孔103中的每一个通孔103具有自始至终在约10μm与约180μm之间的均匀直径v
l
，诸如自始至终在约10μm与约150μm之间的均匀直径v
l
。
33.或者，在图1b所描绘的实施例中，一个或多个通孔103中的每一个通孔103具有穿过框架102的渐缩直径。例如，一个或多个通孔中的每一个通孔103在第一表面105处具有第一直径v
1a
，第一直径v
1a
在第二表面107处加宽或扩大到第二直径v
1b
。因此，可以说每个通孔103从直径v
1b
渐缩到直径v
1a
。在一个示例中，直径v
1b
小于约500μm，诸如在约10μm与约200μm之间，诸如在约10μm与约180μm之间，诸如在约10μm与约150μm之间。在一个示例中，直径v
1a
小于约400μm，诸如在约10μm与约130μm之间，诸如在约10μm与约120μm之间，诸如在约10μm与约100μm之间。
34.通孔103提供通道，穿过所述通道在半导体装置间隔件100中形成一个或多个电互连104。在一个实施例中，通孔103和电互连104形成为穿过半导体装置间隔件100的整个厚度t0(即，从半导体装置间隔件100的第一表面105到第二表面107)。例如，电互连104具有纵向长度l，纵向长度l对应于在约45μm与约5000μm之间的半导体装置间隔件100的厚度t0，诸
如纵向长度l在约100μm与约3000μm之间。在一个示例中，电互连144的纵向长度l在约200μm与约2000μm之间，诸如纵向长度l在约400μm与约1600μm之间。在另一实施例中，通孔103和/或电互连104仅穿过半导体装置间隔件100的厚度t0的一部分形成。在进一步实施例中，电互连104从半导体装置间隔件100的一个或多个表面(诸如图1a和图1b所描绘的表面105、107)突出。电互连104由在微电子装置、集成电路、电路板等等领域中使用的任何导电材料形成。例如，电互连104由诸如铜、铝、金、镍、银、钯、锡等等的金属材料形成。
35.在图1a至图2b所描绘的实施例中，电互连104填充通孔103。然而，在一些实施例中，电互连104仅衬覆在通孔103的侧壁113的表面，并且不充分填充(例如，完全占据)通孔103。因此，互连104可以具有穿过互连104的中空芯部。
36.此外，在图1a和图1b中，电互连104的直径等于电互连104所形成在的通孔103的直径。在进一步实施例中，诸如图2a和图2b所描绘，半导体装置间隔件100进一步包括形成在半导体装置间隔件100上的粘附层112和/或种晶层114，以用于电互连104的电隔离。在一个实施例中，粘附层112在与电互连104相邻的半导体装置间隔件100的表面(包括通孔103的侧壁113)上形成。因此，如图2a和图2b所描绘，电互连104的直径小于电互连104所形成在的通孔103的直径。例如，在图2a中，电互连的均匀直径v2小于通孔103的直径v
l
。在图2b中，电互连的第一直径v
2a
小于直径v
la
，直径v
la
渐缩至比直径v
lb
更小的第二直径v
2b
。
37.粘附层112由任何合适的材料形成，包括但不限于钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴、氮化硅等等。在一个实施例中，粘附层112的厚度在约10nm与约300nm之间，诸如在约50nm与约150nm之间。例如，粘附层112的厚度在约75nm与约125nm之间，诸如约100nm。
38.可选的种晶层114包括导电材料，包括但不限于铜、钨、铝、银、金、或任何其他合适的材料或其组合。种晶层114在粘附层112上形成或者直接在通孔103的侧壁113上(在框架102上)形成。在一个实施例中，种晶层114的厚度在约50nm与约2000nm之间，诸如在约100nm与约1000nm之间。例如，种晶层112的厚度在约150nm与约800nm之间，诸如约500nm。
39.图3a和图3b示出半导体装置间隔件100的示意性自顶向下视图，其中在半导体装置间隔件100中形成有通孔103的示例性布置。如上所述，通孔103通常为圆柱形，并且因此在图3a和图3b中呈现为圆形。然而，也设想了通孔103的其他形态。图3a和图3b进一步描绘在每个通孔103内形成的粘附层112和种晶层114。粘附层112在每个通孔103的侧壁113上形成，而种晶层114在粘附层112上形成。然而，在一些实施例中，可以在不使用粘附层112和/或种晶层114的情况下穿过通孔103形成互连104。在其他实施例中，在形成互连104之前，可以在不使用粘附层112的情况下在通孔103的侧壁113上形成种晶层114。
40.通孔103以任何合适的布置和数量穿过框架102形成。如图3a所描绘，以具有两列和三行通孔103的线性布置穿过框架102形成六个通孔103，其中每列和每行中的通孔103彼此对准。在每行中对准的相邻通孔103之间描绘第一间距p1，在每列中对准的相邻通孔103之间描绘第二间距p2，并且在跨越两列的相邻且对角的通孔103之间描绘第三间距p3。间距p1、p2、或p3中的至少两个可以在长度上彼此不同。
41.图3b示出也具有两列和三行通孔103的替代布置，其中仅对准每列中的通孔103。由此，所有相邻通孔103之间的间距在长度上基本相同，在图3b中由间距p1表示。如上所述，“间距”是指相邻通孔103的中心之间的距离。虽然描绘了通孔103的两种布置，但是图3a和
图3b仅是示例性的，并且可以在半导体装置间隔件100的框架102中形成任何合适数量和布置的通孔103。
42.图4示出形成半导体装置间隔件500的代表性方法400的流程图。方法400具有多个操作402
‑
416。(除了上下文排除可能性的情况之外)方法可以包括在任何已定义的操作之前、在两个已定义的操作之间、或在所有已定义的操作之后执行的一个或多个附加操作。图5a至图5j示意性地示出在图4中表示的方法400的各个阶段处的半导体装置间隔件500的横截面图。由此，为了清楚起见，本文将图4和图5a至图5j一起描述。
43.方法400于可选操作402和对应的图5a开始，其中将一个或多个保护膜501从两个或更多个装置间隔件前驱物层510a、510b中的每一个装置间隔件前驱物层移除。前驱物层510a、510b用作形成半导体装置间隔件500的框架102的构建块，并且因此前驱物层510a、510b由如上文参考框架102描述的聚合物基介电材料形成。例如，前驱物层510a、510b由可流动的堆积材料形成。在一个实施例中，前驱物层510a、510b由含陶瓷填料的环氧树脂(诸如填充有(例如，包含)二氧化硅(sio2)颗粒的环氧树脂)形成。可以在前驱物层510a、510b中使用的陶瓷填料130的其他示例包括氮化铝(aln)、氧化铝(al2o3)、碳化硅(sic)、氮化硅(si3n4)、sr2ce2ti5o
16
、硅酸锆(zrsio4)、硅灰石(casio3)、氧化铍(beo)、二氧化铈(ceo2)、氮化硼(bn)、钙铜钛氧化物(cacu3ti4o
12
)、氧化镁(mgo)、二氧化钛(tio2)、氧化锌(zno)等等。通常，每个前驱物层510a、510b的厚度t
l
小于约150μm，诸如厚度t
l
在约10μm与约150μm之间，诸如在约25μm与约125μm之间，例如在约50μm与约100μm之间。在方法400期间，可以使用任何合适量的前驱物层510a、510b以形成具有任何所需尺寸的半导体装置间隔件100。
44.在一些实施例中，每个前驱物层510a、510b耦接到一个或多个保护膜501，一个或多个保护膜保护膜501被配置为在前驱物层510a、510b的处理和存储期间保护前驱物层510a、510b。因此，在操作402处，从每个前驱物层510a、510b移除一个或多个保护膜501，以暴露每个前驱物层510的一个或多个主表面。如图5a所描绘，从两个前驱物层510a、510b中的每一个前驱物层移除单个保护膜501，以暴露前驱物层510a、510b的表面505、507，以用于在操作404处耦接前驱物层510a、510b。
45.在操作404处，一个或多个前驱物层510在其暴露表面处耦接在一起(例如，彼此抵靠地放置)并层压。前驱物层510a、510b的表面505、507的耦接和层压在图5b和图5c中描绘。在将前驱物层510a、510b放置在一起之后，如图5b所示，施加真空压力以抽出在主表面505、507的耦接期间在主表面505、507之间捕获的任何空气。由此，操作404的至少一部分可以在真空层压机或真空粘合机或用于施加真空压力的任何其他合适的容器中执行。在一个实施例中，在约10秒与约90秒之间的间隔(例如，时间段)期间，诸如在约30秒与约60秒之间的间隔，诸如约45秒的间隔，将真空压力斜升到约1hpa或更低。在达到期望的真空压力水平之后，真空压力可以维持达约50秒与300秒之间的间隔，诸如约100秒与200秒之间的间隔。在一个示例中，真空压力维持在约1hpa或更低达约150秒的间隔以确保移除前驱物层510之间的任何气隙。在施加真空压力期间，温度维持在约60℃与约100℃之间的范围内，诸如在约70℃与约90℃之间。例如，在操作404处施加真空压力期间，温度维持在约80℃。
46.在图5c中，通过在前驱物层510a、510b的一个或多个外表面上施加压力来将耦接的前驱物层510a、510b熔合(例如，层压)在一起。在一个实施例中，当耦接的前驱物层510a、510b被支撑在支撑膜片或压板(例如，平台)(未示出)上时，向耦接的前驱物层510a、510b施
加单侧压力。例如，当耦接的前驱物层510a、510b由相对侧515上的压板支撑时，可以向耦接的前驱物层510a、510b的单个侧面517施加压力。在其他实施例中，将双侧压力施加到耦接的前驱物层510a、510b。例如，通过机械装置(诸如机械压力机或台钳(vice))或通过气动装置(诸如使用压缩空气的气动装置)向两个侧面515、517施加压力。在一些实施例中，在与施加图5b中描绘的真空的容器相同的容器中执行前驱物层510a、510b的层压。例如，层压在真空层压机或真空粘合机中执行。
47.在层压前驱物层510a、510b期间，温度维持在约50℃与约150℃之间的范围内，诸如在约75℃与约125℃之间，诸如约100℃。将前驱物层510a、510b暴露于升高的温度可以软化前驱物层510a、510b并促进前驱物层510a、510b之间的粘附。在一些实施例中，在层压期间施加到前驱物层510a、510b的压力在约0.3kg/cm2与约1kg/cm2之间，诸如在约0.4kg/cm2与约0.8kg/cm2之间，诸如约0.5kg/cm2或约0.6kg/cm2。
48.在操作404完成之后，可以重复操作402和404以将附加的前驱物层510耦接并熔合到已经熔合的前驱物层510a、510b，或者可以在操作406处将熔合的前驱物层510a、510b暴露于固化工艺以形成框架502，以准备进一步结构化。例如，一个或多个附加的前驱物层510可以与熔合的前驱物层510a、510b的侧面515和/或侧面517耦接并熔合，直到获得期望厚度的前驱物材料(对应于框架102的最终厚度)。因此，除了耦接到附加的前驱物层510自身的任何保护膜501之外，将耦接到熔合的前驱物层510a、510b的一个或多个剩余保护膜501从熔合的前驱物层510a、510b移除，以准备附加的前驱物层510的附接。如图5d所描绘，从熔合的前驱物层510a、510b的侧面517移除单个保护膜501，以准备将第三前驱物层510c耦接到侧面517上。
49.在其他示例中，将保护膜501从熔合的前驱物层510a、510b的每个侧面515、517移除，以准备将附加的第三和第四前驱物层(未示出)耦接到熔合的前驱物层510a、510b的侧面515、517。因此，从熔合的前驱物层510a、510b移除的保护膜501的数量可以取决于要添加到熔合的前驱物层510a、510b上的附加的前驱物层510的数量。如果不希望将附加的前驱物层510添加到熔合的前驱物层510a、510b并且熔合的前驱物层510a、510b准备好固化，则可以在图5e中描绘的操作406处使熔合的前驱物层510a、510b暴露于固化工艺之前移除耦接到两个侧面515、517的一个或多个保护膜501。
50.在操作406处，使熔合的前驱物层510a、510b暴露于固化工艺，以部分或完全固化(即，通过化学反应和交联来硬化)熔合的前驱物层510a、510b的聚合物基介电材料，并形成框架502。在一些实施例中，在高温下执行固化工艺以完全固化框架502。在进一步实施例中，固化工艺在环境(例如，大气)压力条件下或附近执行。在固化工艺期间，将熔合的前驱物层510a、510b放置在真空烘箱、真空粘合机、真空层压机或用于施加真空压力的任何其他合适的容器内的第一压板520a上。第一压板520a包括设置在第一压板520a一侧上的防粘层522，防粘层522被配置为在固化期间接触并支撑熔合的前驱物层510a、510b。防粘层522由具有低粗糙度值的任何合适的不粘材料(诸如特氟龙(teflon)、pdms、聚酰亚胺、氟化乙烯丙烯等等)形成。
51.在将熔合的前驱物层510a、510b放置在第一压板520a上之后，将真空腔室内的温度和压力斜升至约0.001hpa的第一固化压力和约110℃的第一固化温度。例如，将真空腔室内的第一固化压力斜升至约0.001hpa与约10hpa之间，诸如约0.001hpa与约1hpa之间。在一
个示例中，真空腔室内的第一固化温度斜升至约60℃与约110℃之间，诸如约100℃与约110℃之间。真空腔室内的温度和/或压力的斜升可以在约15分钟与约45分钟之间的间隔内执行，诸如在约20分钟与约40分钟之间的间隔。在一个示例中，在第一压板520a上放置熔合的前驱物层510a、510b后，在约30分钟的间隔内斜升温度和/或压力。
52.当在真空腔室内达到期望的第一固化温度和/或第一固化压力之后，将第二压板520b压靠在熔合的前驱物层510a、510b的与第一压板520a相对的一侧，以将熔合的前驱物层510a、510b夹持或固定在适当位置。类似于第一压板520a，第二压板520b还包括设置在第二压板520b一侧上的防粘层522，防粘层522被配置为接触熔合的前驱物层510a、510b。一旦将熔合的前驱物层510a、510b固定在两个压板520a、520b之间，就将熔合的前驱物层510a、510b在第一固化温度和第一固化压力下保持在适当位置达约45分钟与约75分钟之间的间隔。例如，可在约110℃的温度和约0.01mpa的压力下将熔合的前驱物层510a、510b保持在两个压板520a、520b之间达约60分钟的时间段。
53.在一些实施例中，在第一固化温度和第一固化压力下将熔合的前驱物层510a、510b保持在两个压板520a、520b之间达期望的时间量之后，第一固化温度再次被斜升至第二固化温度，同时维持第一固化压力。例如，第一固化温度再次被斜升至约150℃与约180℃之间，诸如约170℃与约180℃之间的第二固化温度。在一个示例中，第二固化温度为约180℃。然后可以在第二固化温度和第一固化压力下将熔合的前驱物层510a、510b保持在两个压板520a、520b之间达约15分钟与约45分钟之间，诸如20分钟与约40分钟之间，诸如约30分钟的间隔。在将熔合的前驱物层510a、510b暴露于第二固化温度之后，可以完成固化工艺，并且将固化的框架502冷却并从压板520a、520b移除。
54.在操作408和图5f，将固化的框架502暴露于激光烧蚀工艺(例如，直接激光图案化)以在固化的框架502中形成一个或多个通孔503。可以使用任何合适的激光烧蚀系统来形成一个或多个通孔503。在一些示例中，激光烧蚀系统使用红外(ir)激光源。在一些示例中，激光源是纳秒或皮秒紫外(uv)激光。在其他示例中，激光是飞秒uv激光。在又其他示例中，激光源是飞秒绿色激光。
55.激光烧蚀系统的激光源产生用于对框架502进行图案化的连续或脉冲激光束。例如，激光源产生具有在5khz与1000khz之间，诸如在10khz与约200khz之间，诸如在15khz与约100khz之间的频率的脉冲激光束。在一个实施例中，激光源被配置为以约10瓦与约100瓦之间的输出功率以约200nm与约1200nm之间的波长以及约10ns与约5000ns之间的脉冲持续时间递送脉冲激光束。在一个实施例中，激光源被配置成以波动的时间间隔递送脉冲激光束。例如，激光源递送具有在约1个脉冲与约20个脉冲之间的时间延迟的一轮或多轮脉冲。脉冲定时波动可以减少激光束对框架502中通孔503和任何其他特征的形成的总体热影响。通常，激光源被配置为在框架502中形成任何期望图案的通孔503，诸如单独通孔503或通孔503的阵列。
56.在一些实施例中，通孔503形成为在通孔503的整个长度上(例如，在框架502的第一表面424与第二表面527之间)具有基本上均匀的直径。可以通过首先用由激光源产生的激光束在框架502中穿孔，然后相对于每个通孔503的中心轴线以螺旋(例如，圆形，螺旋形)运动移动激光束来形成均匀直径的通孔503。还可以使用运动系统使激光束成角度以形成均匀通孔503。在其他实施例中，通孔503形成为在通孔503的整个长度上具有渐缩直径。通
孔503的渐缩可以通过使用上述相同的方法、或者通过在框架502中的单个位置处连续地脉冲由激光源产生的激光束来形成。
57.在形成通孔503之后，将固化且图案化的框架502暴露于去污(de
‑
smear)工艺。在去污工艺期间，在形成通孔503期间由激光烧蚀引起的任何不想要的残留物和/或碎屑被从中移除。去污工艺因此清洁通孔503以用于随后的金属化。在一个实施例中，去污工艺是湿法去污工艺。任何合适的溶剂、蚀刻剂、和/或其组合用于湿法去污工艺。在一个示例中，甲醇用作溶剂，且氯化铜(ii)二水合物(cucl2·
h2o)用作蚀刻剂。取决于残留物厚度，将框架502暴露于湿法去污工艺的持续时间是变化的。在另一个实施例中，去污工艺是干法去污工艺。例如，去污工艺是使用o2/cf4混合气体的等离子体去污工艺。等离子体去污工艺可以包括通过施加约700w的功率并使o2:cf4在约60秒与约120秒之间的时间段内以约10:1(例如，100:10sccm)的比率流动来产生等离子体。在进一步实施例中，去污工艺是湿法工艺和干法工艺的组合。
58.在去污工艺之后，框架502准备好在框架502中形成导电互连。在可选的操作410和对应的图5g，粘附层512和/或种晶层514在框架502上形成。粘附层512在框架502的期望表面(诸如表面525、527以及通孔503的侧壁513)上形成，以帮助促进粘附并阻止随后形成的种晶层514和电互连504的扩散。因此，在一个实施例中，粘附层512用作粘附层；在另一个实施例中，粘附层512用作阻挡层。然而，在两个实施例中，粘附层512将被描述为“粘附层”。
59.在一个实施例中，粘附层512由钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴、氮化硅、或任何其他合适的材料或其组合形成。在一个实施例中，粘附层512的厚度在约10nm与约300nm之间，诸如在约50nm与约150nm之间。例如，粘附层512的厚度在约75nm与约125nm之间，诸如约100nm。粘附层512通过任何合适的沉积工艺形成，包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)等等。
60.种晶层514可以在粘附层512上形成或直接在框架502上形成(例如，在不形成粘附层512的情况下)。在一些实施例中，种晶层514在框架502的所有表面上形成，而粘附层512仅在框架502的期望表面或期望表面部分上形成。例如，粘附层512在表面525、527上形成而不在通孔503的侧壁513上形成，而种晶层514在表面525、527以及通孔503的侧壁513上形成。种晶层514由诸如铜、钨、铝、银、金、或任何其他合适的材料或其组合的导电材料形成。在一个实施例中，种晶层514的厚度在约0.05μm与约0.5μm之间，诸如厚度在约0.1μm与约0.3μm之间。例如，种晶层514的厚度在约0.15μm与约0.25μm之间，诸如约0.2μm。在一个实施例中，种晶层514的厚度在约0.1μm与约1.5μm之间。
61.类似于粘附层512，种晶层514通过任何合适的沉积工艺(诸如cvd、pvd、pecvd、ald干法工艺、湿法化学镀工艺等等)形成。在一个实施例中，铜种晶层514在框架502上的钼粘附层512上形成。钼粘附层和铜种晶层组合使得能够改善与框架502的表面的粘附并且减少在后续种晶层蚀刻工艺期间导电互连线的底切。
62.在操作412处，对应于图5h，在框架502的表面525、527之上施加旋涂/喷涂或干抗蚀剂膜550(诸如光抗蚀剂)，并随后进行图案化。在一个实施例中，经由选择性暴露于uv辐射来图案化抗蚀剂膜550。在一个实施例中，在形成抗蚀剂膜550之前将粘附促进剂(未示出)施加到框架502。粘附促进剂通过产生用于抗蚀剂膜550的界面粘合层并且通过从框架502的表面移除任何湿气来改善抗蚀剂膜550与框架502的粘附。在一些实施例中，粘附促进
剂由双(三甲基甲硅烷基)胺或六甲基二硅烷(hmds)和丙二醇单甲醚乙酸酯(pgmea)形成。
63.在施加抗蚀剂膜550之后，将框架502暴露于抗蚀剂膜显影工艺。抗蚀剂膜550的显影导致通孔503的暴露(图5h所示)，通孔503现在可以具有在通孔503上形成的粘附层512和/或种晶层514。在一个实施例中，膜显影工艺是湿法工艺，诸如包括将抗蚀剂膜550暴露于溶剂的湿法工艺。在一个实施例中，膜显影工艺是使用水性蚀刻工艺的湿法蚀刻工艺。例如，膜显影工艺是使用对所需材料具有选择性的缓冲蚀刻工艺的湿法蚀刻工艺。任何合适的湿法溶剂或湿法蚀刻剂的组合用于抗蚀剂膜显影工艺。
64.在操作414和图5i，通过暴露的通孔503形成电互连504，并且其后移除抗蚀剂膜550。互连504通过任何合适的方法形成，包括电镀和化学镀。在一个实施例中，经由湿法工艺移除抗蚀剂膜550。如图5i所描绘，在移除抗蚀剂膜550之后，电互连504完全填充通孔503并从框架502的表面525、527突出。在一些实施例中，电互连504仅衬覆在通孔503的侧壁513，而不完全填充通孔503。在一个实施例中，电互连504由铜形成。在其他实施例中，电互连504由任何合适的导电材料形成，包括但不限于铝、金、镍、银、钯、锡等等。
65.在操作416和图5j，将其中形成有电互连504的框架502暴露于种晶层蚀刻工艺，以移除框架502的外表面(例如，表面525、527)上暴露的粘附层512和/或种晶层514。在操作416完成种晶层蚀刻工艺之后，框架502准备好用作半导体装置间隔件500。在一些实施例中，在电互连504与通孔503的侧壁513之间形成的粘附层512和/或种晶层514在种晶层蚀刻工艺之后保留。在一个实施例中，种晶层蚀刻是包括冲洗和干燥框架502的湿法蚀刻工艺。在一个实施例中，种晶层蚀刻工艺是对期望材料(诸如铜、钨、铝、银、或金)具有选择性的缓冲蚀刻工艺。在其他实施例中，蚀刻工艺是水性蚀刻工艺。任何合适的湿法蚀刻剂或湿法蚀刻剂的组合用于种晶层蚀刻工艺。
66.如上所讨论，图4和图5a至图5j示出用于形成半导体装置间隔件500的代表性方法400。图6和图7a至图7e示出用于在操作406处形成框架502的替代方法600。方法600通常包括五个操作602
‑
610，并且可选的操作602(对应于图7a)基本上类似于方法400的操作402。因此，为了清楚起见，将从操作604开始描述方法600。
67.由此，在将保护膜501从前驱物层510a、510b剥离之后，在操作604和图7b将前驱物层510a、510b层压在一起。类似于操作404，将前驱物层510a、510b在前驱物层510a、510b的暴露表面505、507处彼此抵靠放置，之后施加真空压力以抽出在耦接表面505、507之间捕获的任何空气。在一个实施例中，将前驱物膜510a、510b暴露于在约0.001hpa与约100hpa之间的真空压力下。例如，将前驱物膜510a、510b暴露于在约0.001hpa与约10hpa之间的真空压力，诸如在约0.001hpa与约1hpa之间的真空压力。施加真空压力达约10秒与约60秒之间的间隔，诸如在约15秒与约45秒之间的间隔，诸如约30秒。在施加真空压力期间，温度维持在约60℃与约100℃之间的范围内，诸如在约70℃与约90℃之间，诸如约80℃。
68.在将前驱物膜510a、510b暴露于真空压力之后，通过向前驱物层510a、510b的一个或多个外表面施加正压来将前驱物膜510a、510b层压在一起。如上所述，所施加的压力可以是单侧或双侧的，并通过机械或气动工艺施加。在一个实施例中，将约0.3kg/cm2与约1kg/cm2之间的压力施加到前驱物层510a、510b的一个或多个外表面上。例如，将前驱物膜510a、510b暴露于约0.3kg/cm2与约0.8kg/cm2之间的正压，诸如约0.5kg/cm2的压力。施加正压达约10秒与约60秒之间的间隔，诸如在约15秒与约45秒之间的间隔，诸如约30秒。在施加正压
期间，温度维持在约60℃与约100℃之间的范围内，诸如在约70℃与约90℃之间，诸如约80℃。
69.在将前驱物层510a、510b熔合在一起之后，然后在操作606和图7c将前驱物层510a、510b层压到基板620。基板620是基板侧面上设置有防粘层622的任何合适类型的基板，防粘层622被配置为接触并支撑熔合的前驱物层510a、510b。在一些实施例中，基板620包括金属或陶瓷材料并且具有在约0.5mm与约1mm之间的厚度。例如，基板620具有在约0.6mm与约0.8mm之间的厚度，诸如约0.7mm或约0.75mm。在一些实施例中，基板620的横向尺寸超过前驱物层510a、510b的尺寸，使得前驱物层510a、510b的整个横向区域支撑在基板620上。防粘层622由具有低粗糙度值的任何合适的不粘材料(诸如特氟龙、pdms、聚酰亚胺、氟化乙烯丙烯等等)形成。
70.类似于操作604，将熔合的前驱物层510a、510b层压至基板620包括：将熔合的前驱物层510a、510b耦接至防粘层622，并将前驱物层510a、510b和基板620暴露于真空，然后是正压。在一个实施例中，真空压力是在约0.001hpa与约100hpa之间。例如，将耦接的前驱物膜510a、510b和基板620暴露于在约0.001hpa与约10hpa之间的真空压力，诸如在约0.001hpa与约1hpa之间的真空压力。施加真空压力达约10秒与约60秒之间的间隔，诸如在约15秒与约45秒之间的间隔，诸如约30秒。在施加真空压力期间，温度维持在约60℃与约120℃之间的范围内，诸如在约70℃与约110℃之间，诸如约80℃。
71.在真空之后，将正压施加至耦接的前驱物层510a、510b和/或基板620的一个或多个外表面。在一个实施例中，正压在约0.3kg/cm2与约1kg/cm2之间，诸如在约0.4kg/cm2与约0.8kg/cm2之间，诸如约0.5kg/cm2的压力。施加正压达约10秒与约60秒之间的间隔，诸如在约15秒与约45秒之间的间隔，诸如约30秒。在施加正压期间，温度维持在约60℃与约120℃之间的范围内，诸如在约70℃与约110℃之间，诸如约80℃。
72.在操作606完成之后，可以重复操作602和604以将附加的前驱物层510耦接和熔合到已经与基板620熔合在一起的前驱物层510a、510b，或者可以在操作608和图7d将前驱物层510a、510b暴露于固化工艺以形成框架502。在固化工艺之前，从熔合的前驱物层510a、510b移除熔合的前驱物层510a、510b上的任何残留的保护膜501。在一个实施例中，在操作608的固化工艺包括将熔合的前驱物层510a、510b和基板620暴露于约150℃与约200℃之间的恒定温度达约15分钟与约90分钟之间的间隔。例如，使熔合的前驱物层510a、510b和基板620暴露于约180℃的温度达约30分钟的间隔。
73.在另一个实施例中，固化工艺包括将熔合的前驱物层510a、510b和基板620暴露于可变温度。例如，将熔合的前驱物层510a、510b和基板620暴露于约80℃与约120℃之间的第一温度达约45分钟与约75分钟之间的间隔，接着暴露于约160℃与约200℃之间的第二温度达约15分钟与约45分钟之间的间隔。例如，将熔合的前驱物层510a、510b和基板620暴露于约100℃的第一温度达约60分钟的间隔，接着暴露于约180℃的第二温度达约30分钟的间隔。在固化之后，在操作610和图7e，从基板620移除固化的前驱物框架502以用于进一步结构化。
74.半导体装置间隔件100、500可以用于任何合适的堆叠的pcb组件、堆叠的封装组件、或其他合适的堆叠的电子装置中。在图8所描绘的一个示例性实施例中，在pcb组件800内使用两个半导体装置间隔件100。如图所示，半导体装置间隔件100设置在两个pcb 850a、
850b之间，并且被配置为相对于第二pcb 850b定位第一pcb 850a，使得物理空间820保留在第一pcb 850a、850b之间，同时它们穿过半导体装置间隔件100导电连接。由此，半导体装置间隔件100防止pcb 850a、850b彼此接触，并且因此降低pcb 850a、850b短路的风险。另外，将半导体装置间隔件100插置在pcb 850a、850b之间可以确保pcb 850a、850b相对于彼此的适当且容易的放置，从而实现pcb 850a、850b之间的触点和孔的适当对准。此外，由于物理空间820的便利减少在相邻pcb 850a、850b之间捕获的热量，所以将半导体装置间隔件100插置在相邻pcb 850a、850b之间降低了pcb 850a、850b的过热和燃烧的风险。虽然在图8中仅示出两个pcb 850a、850b，但是设想的是，半导体装置间隔件100可以用于并联地堆叠和互连两个或更多个pcb。
75.pcb 850a、850b由任何合适的介电材料形成。例如，pcb 850a、850b由玻璃纤维增强的环氧树脂(例如，fr
‑
1、fr
‑
2、fr
‑
4、无卤素fr
‑
4、高t
g fr
‑
4、和fr
‑
5)形成。介电材料的其他合适示例包括树脂覆铜(rcc)、聚酰亚胺，聚四氟乙烯(ptfe)、cem
‑
3等等。pcb 850a、850b可以是单侧或双侧电路板。在一些实施例中，pcb 850a、850b中的至少一者包括形成在pcb 850a、850b上并与半导体装置间隔件100的互连104导电连接的电分布层870。例如，如图8所描绘，pcb 850a、850b两者都包括分别形成在pcb 850a、850b上并邻近物理空间820的电分布层870a、870b。电分布层870a、870b由任何合适的导电材料(诸如铜、钨、铝、银、金、或任何其他合适的材料或其组合)形成。每个电分布层870a、870b的厚度在约40μm与约100μm之间，诸如厚度在约60μm与约80μm之间。例如，每个电分布层870a、870b具有约70μm的厚度。电分布层870a、870b可以相对于彼此具有相似或不同的厚度。此外，虽然描绘了两个电分布层870a、870b，但是每个pcb 850a、850b可以在其表面上形成有更多或更少的电分布层。在其他实施例中，pcb 850a、850b包括导电垫或其他合适的电触点以用于穿过半导体装置间隔件100互连。
76.通过设置在pcb 850a、850b的电触点(例如，电分布层870a、870b)和半导体装置间隔件100的互连104之间的一个或多个焊料凸块840，pcb 850a、850b导电地耦接到半导体装置间隔件100。在一个实施例中，焊料凸块840由基本上类似于互连104和/或电分布层870a、870b的材料形成。例如，焊料凸块840由诸如铜、钨、铝、银、金、或任何其他合适的材料或其组合的导电材料形成。通常，焊料凸块840的高度b小于约50μm，诸如高度b在约5μm与约45μm之间，诸如高度b在约10μm与约30μm之间。例如，焊料凸块840具有约20μm的高度b。总之，具有焊料凸块840的半导体装置间隔件100产生高度s在约95μm与约5040μm之间的物理空间820。通常，物理空间820的高度s基本上类似于半导体装置间隔件100的框架102的厚度。
77.在一个实施例中，焊料凸块840包括c4焊料凸块。在进一步实施例中，焊料凸块840包括c2(具有焊料帽的cu柱)焊料凸块。使用c2焊料凸块可以实现pcb组件800的更小间距长度和改善的热性质和/或电性质。焊料凸块840通过任何合适的凸块形成工艺形成，所述凸块形成工艺包括但不限于电化学沉积(ecd)电镀和金属扩散接合(例如，金与金)。
78.在一个实施例中，用包封材料848填充半导体装置间隔件100与pcb 850a、850b之间的空隙，以增强设置在所述空隙中的焊料凸块840的可靠性。包封材料848是任何合适类型的封装剂或底部填充材料，并且基本上包围焊料凸块840。在一个示例中，包封材料848包括预先组装的底部填充材料，诸如非流动底部填充(nuf)材料、非导电膏(ncp)材料、和非导电膜(ncf)材料。在一个示例中，包封材料848包括组装后底部填充材料，诸如毛细底部填充
(cuf)材料和模制底部填充(muf)材料。在一个实施例中，包封材料848包括含有低膨胀填料的树脂，诸如填充有(例如，含有)sio2、aln、al2o3、sic、si3n4、sr2ce2ti5o
16
、zrsio4、casio3、beo、ceo2、bn、cacu3ti4o
12
、mgo、tio2、zno等等的环氧树脂。
79.在图9所描绘的另一示例性实施例中，在pcb组件900中使用半导体装置间隔件100。pcb组件900基本上类似于pcb组件800，但是包括基板950来代替上述pcb 850a、850b中的一个。因此，半导体装置间隔件100可以用于将单个pcb 850与基板950互连和堆叠。虽然在图9中仅示出了单个pcb 850和单个基板950，但是设想的是，半导体装置间隔体100可以用于并联地堆叠和互连任何数量和组合的pcb 850和/或基板950。在一些实施例中，可以在不包括pcb 850的情况下堆叠和互连两个或更多个基板950。
80.基板950是用于电子装置的任何合适类型的基板。在一个实施例中，基板950被配置为用作半导体封装、内插器、中间桥接连接器、pcb间隔件、芯片载体等等的芯部结构。由此，基板950由任何合适的基板材料形成，所述基板材料包括但不限于iii
‑
v族化合物半导体材料、硅、结晶硅(例如，si<100>或si<111>)、氧化硅、硅锗、掺杂或未掺杂的硅、掺杂或未掺杂的多晶硅、氮化硅、石英、玻璃材料(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝、和/或陶瓷材料。在一个实施例中，基板950是单晶p型或n型硅基板。在一个实施例中，基板950是多晶p型或n型硅基板。在另一个实施例中，基板950是p型或n型硅太阳能基板。
81.在进一步实施例中，基板950进一步包括在基板950的期望表面上形成的可选钝化层905，诸如氧化物钝化层905。例如，基板950可以包括在基板950的基本上所有表面上形成的氧化硅钝化层905，并且因此，钝化层905基本上包围基板950。钝化层905为基板950提供保护外部阻挡层以抵抗腐蚀和其他形式的损坏。在一些示例中，钝化层905的厚度在约100nm与约3μm之间，诸如厚度在约200nm与约2.5μm之间。在一个示例中，钝化层905的厚度在约300nm与约2μm之间，诸如厚度为约1.5μm。
82.基板950可以进一步具有多边形或圆形形状。例如，基板950包括横向尺寸在约140mm与约180mm之间的具有或不具有斜切边缘的基本上方形的硅基板。在另一示例中，基板950包括直径在约20mm与约700mm之间，诸如在约100mm与约500mm之间，例如约300mm的圆形含硅晶片。除非另外指明，否则本文描述的实施例和示例是在厚度在约50μm与约1000μm之间，诸如厚度在约90μm与约780μm之间的基板950上进行的。例如，基板950的厚度在约100μm与约300μm之间，诸如厚度在约110μm与约200μm之间。
83.在一些实施例中，基板950是图案化基板，并且包括在基板950中形成的一个或多个通孔903，以使得导电互连904能够穿过一个或多个通孔903布线。如图9所描绘，通孔903形成为穿过基板950的单个的且隔离的通孔903，或者形成为一个或多个分组或阵列。在一个实施例中，每个通孔903之间的最小间距小于约1000μm，诸如在约25μm与约200μm之间。例如，通孔903之间的间距在约40μm与约150μm之间。
84.通常，一个或多个通孔903基本上是圆柱形的。然而，也设想了用于通孔903的其他合适的形态。在一个实施例中，通孔903以及因此形成在通孔903中的任何互连904的直径小于约500μm，诸如直径小于约250μm。例如，通孔903和/或互连904的直径在约25μm与约100μm之间，诸如直径在约30μm与约60μm之间。在一个实施例中，通孔903和/或互连904的直径为约40μm。
85.在一个实施例中，通孔903和/或互连904穿过基板950的整个厚度形成。例如，通孔
903和/或互连904的纵向长度对应于在约50μm与约1000μm之间的基板950的总厚度，诸如纵向长度在约200μm与约800μm之间。在一个示例中，通孔903和/或互连904的纵向长度在约400μm与约600μm之间，诸如纵向长度为约500μm。在另一个实施例中，通孔903和/或互连904仅穿过基板950的一部分厚度形成。在进一步实施例中，如图9所描绘，互连904从基板950的一个或多个表面突出。类似于互连104，互连904由在微电子装置、集成电路、电路板等等领域中使用的任何导电材料形成。例如，互连904由诸如铜、铝、金、镍、银、钯、锡等等的金属材料形成。
86.在一些实施例中，基板950进一步包括在基板950的期望表面之上形成的粘附层912和/或种晶层914，在粘附层912和/或种晶层914上形成互连904。例如，粘附层912和/或种晶层914在通孔903的侧壁913上形成。通常，粘附层912和/或种晶层914在材料和形态上基本上类似于粘附层112、512和种晶层114、514。在一些实施例中，粘附层912和/或种晶层914在钝化层905之上形成，钝化层905在通孔903的侧壁913之上形成。
87.在一些实施例中，基板950进一步包括设置在基板950的期望表面上的一个或多个可选的电分布层970。在图9中，电分布层970设置在与物理空间820相邻的表面上，与可选的电分布层870相对，并与互连904接触。电分布层970由任何合适的导电材料(诸如铜、钨、铝、银、金、或任何其他合适的材料或其组合)形成。在进一步实施例中，基板950可以包括导电垫或其他合适的电触点以用于穿过半导体装置间隔件100与pcb 850互连。
88.在图10中描绘的另一示例性实施例中，在pcb组件1000中使用半导体装置间隔件100。pcb组件1000基本上类似于pcb组件900，但是包括半导体芯部组件1050来代替上述基板950。因此，半导体装置间隔件100可以用于将单个pcb 850与半导体芯部组件1050互连和堆叠。虽然在图10中仅示出了单个pcb 850和单个半导体芯部组件1050，但是设想的是，半导体装置间隔体100可以用于并联地堆叠和互连任何数量和组合的pcb 850和/或半导体芯部组件1050。在一些实施例中，可以在不包括pcb 850的情况下堆叠和互连两个或更多个半导体芯部组件1050。
89.半导体芯部组件1050可以用于半导体封装的结构支撑和电互连。在其他示例中，半导体芯部组件1050可以用作表面安装装置(诸如芯片或图形卡)的载体结构。半导体芯部组件1050通常包括芯部结构1002、可选的钝化层1005、和绝缘层1016。
90.在一个实施例中，芯部结构1002包括由任何合适的基板材料形成的图案化(例如，结构化)基板。例如，芯部结构1002包括由上文参考基板950描述的任何材料形成的基板。用于形成芯部结构1002的基板可以进一步具有多边形或圆形形状。例如，芯部结构1002包括横向尺寸在约120mm与约180mm之间的具有或不具有斜切边缘的基本上方形的硅基板。在另一示例中，芯部结构1002包括直径在约20mm与约700mm之间，诸如在约100mm与约50mm之间，例如约300mm的圆形含硅晶片。除非另外指明，否则本文描述的实施例和示例是在厚度在约50μm与约1000μm之间，诸如厚度在约90μm与约780μm之间的基板上进行的。例如，用于芯部结构1002的基板的厚度在约100μm与约300μm之间，诸如厚度在约110μm与约200μm之间。
91.类似于基板950，芯部结构1002进一步包括在芯部结构1002中形成的一个或多个芯部通孔1003，以使得导电互连能够穿过芯部结构1002布线。将芯部通孔1003形成为穿过芯部结构1002的单个的且隔离的芯部通孔1003或形成为一个或多个分组或阵列。在一个实施例中，每个芯部通孔1003之间的最小间距小于约1000μm，诸如在约25μm与约200μm之间。
例如，间距在约40μm与约150μm之间。在一个实施例中，一个或多个芯部通孔1003的直径小于约500μm，诸如直径小于约250μm。例如，芯部通孔1003的直径在约25μm与约100μm之间，诸如直径在约30μm与约60μm之间。在一个实施例中，芯部通孔1003的直径为约40μm。
92.可选的钝化层1005类似于钝化层905，并且在芯部结构1002的一个或多个表面(包括芯部通孔1003的一个或多个侧壁1013)上形成。在一个实施例中，钝化层1005在芯部结构1002的基本上所有外表面上形成，使得钝化层1005基本上包围芯部结构1002。在一个实施例中，钝化层1005由氧化膜或氧化层(诸如热氧化层)形成。例如，钝化层1005可以是氧化硅层。在一些示例中，钝化层1005的厚度在约100nm与约3μm之间，诸如厚度在约200nm与约2.5μm之间。在一个示例中，钝化层1005的厚度在约300nm与约2μm之间，诸如厚度为约1.5μm。
93.绝缘层1016在芯部结构1002或钝化层1005的一个或多个表面上形成，并基本上包围钝化层1005和/或芯部结构1002。因此，绝缘层1016延伸进入芯部通孔1003并涂覆在芯部通孔1003的侧壁1013上形成的钝化层1005或直接涂覆芯部结构1002。在一个实施例中，绝缘层1016具有从芯部结构1002或钝化层1005的外表面到绝缘层1016的相邻外表面的小于约50μm的厚度，诸如小于约20μm的厚度。例如，绝缘层1016的厚度在约5μm与约10μm之间。
94.在一个实施例中，类似于半导体装置间隔件100的框架102，绝缘层1016由聚合物基介电材料形成。例如，绝缘层1016由可流动的堆积材料形成。由此，虽然在下文中将绝缘层1016称为“绝缘层”，但是绝缘层1016也可以被描述为介电层。在进一步实施例中，绝缘层1016由具有陶瓷填料(诸如二氧化硅(sio2)颗粒)的环氧树脂材料形成。可以用于形成绝缘层1016的陶瓷填料的其他示例包括氮化铝(aln)、氧化铝(al2o3)、碳化硅(sic)、氮化硅(si3n4)、sr2ce2ti5o
16
、硅酸锆(zrsio4)、硅灰石(casio3)、氧化铍(beo)、二氧化铈(ceo2)、氮化硼(bn)、钙铜钛氧化物(cacu3ti4o
12
)、氧化镁(mgo)、二氧化钛(tio2)、氧化锌(zno)等等。在一些示例中，用于形成绝缘层1016的陶瓷填料具有直径范围在约40nm与约1.5μm之间，诸如在约80nm与约1μm之间的颗粒。例如，陶瓷填料具有直径在约200nm与约800nm之间，诸如在约300nm与约600nm之间的颗粒。在一些实施例中，陶瓷填料包括直径小于芯部结构1002中相邻芯部通孔1003的宽度或直径的约10％的颗粒，诸如直径小于芯部通孔1003的宽度或直径的约5％。
95.在绝缘层1016延伸到芯部通孔1003中的位置穿过绝缘层1016形成一个或多个贯穿组件通孔1023，以使得电互连1004能够穿过一个或多个贯穿组件通孔1023布线。例如，贯穿组件通孔1023在芯部通孔1003内中心地形成，芯部通孔1003中设置有绝缘层1016。由此，绝缘层1016形成贯穿组件通孔1023的一个或多个侧壁，其中贯穿组件通孔1023的直径小于芯部通孔1003的直径。在一个实施例中，贯穿组件通孔1023的直径小于约100μm，诸如小于约75μm。例如，贯穿组件通孔1023的直径小于约50μm，诸如小于约35μm。在一个实施例中，贯穿组件通孔1023的直径在约25μm与约50μm之间，诸如直径在约35μm与约40μm之间。
96.在一个实施例中，穿过半导体芯部组件1050的整个厚度形成互连1004，并且因此形成贯穿组件通孔1023和芯部通孔1003。例如，互连1004和/或贯穿组件通孔1023和/或芯部通孔1003的纵向长度对应于在约50μm与约1000μm之间的半导体芯部组件1050的总厚度，诸如纵向长度在约200μm与约800μm之间。在一个示例中，互连1004和/或贯穿组件通孔1023和/或芯部通孔1003的纵向长度在约400μm与约600μm之间，诸如纵向长度为约500μm。在另一个实施例中，互连1004和/或贯穿组件通孔1023和/或芯部通孔1003仅穿过半导体芯部组
件1050的一部分厚度形成。在进一步实施例中，如图10所描绘，互连1004从半导体芯部组件1050的一个或多个表面突出。类似于上述互连，互连1004由在集成电路、电路板、芯片载体等等领域中使用的任何导电材料形成。例如，电互连1004由诸如铜、铝、金、镍、银、钯、锡等等的金属材料形成。
97.在一些实施例中，半导体芯部组件1050进一步包括在绝缘层1016的期望表面上形成的粘附层1012和/或种晶层1014，在粘附层1012和/或种晶层1014上形成互连1004。例如，粘附层1012和/或种晶层1014在贯穿组件通孔1003的侧壁上形成。通常，粘附层1012和/或种晶层1014在材料和形态上基本上类似于粘附层112、512和种晶层114、514。
98.在一些实施例中，半导体芯部组件1050进一步包括设置在半导体芯部组件1050的期望表面上的一个或多个可选的电分布层1070。在图10中，电分布层1070设置在与物理空间820相邻的表面上，与可选的电分布层870相对，并与互连1004和焊料凸块840接触。电分布层1070由任何合适的导电材料(诸如铜、钨、铝、银、金、或任何其他合适的材料或其组合)形成。在进一步实施例中，半导体芯部组件1050可以包括导电垫或其他合适的电触点以用于穿过半导体装置间隔件100与pcb 850互连。
99.图11a至图11e示意性地示出根据上文对图8至图10的描述的，当耦接到至少单个装置(诸如pcb 850)时，半导体装置间隔件100的可能布置的俯视图。通常，半导体装置间隔件100可以任何合适的数量和布置设置在相邻pcb或其他装置之间。如图11a中所描绘，两个半导体装置间隔件100沿着pcb 850的相对末端的边缘设置在pcb850的顶表面上。图11b示出沿着pcb 850的顶表面的三个边缘设置的三个半导体装置间隔件100，并且图11c示出沿着pcb 850的顶表面的所有四个边缘设置的四个半导体装置间隔件100。在替代示例中，图11d示出沿着pcb 850的顶表面居中地设置并从一个边缘延伸到其相对边缘的单个半导体装置间隔件100。
100.图11a至图11d描绘示例性布置，其中一个或多个半导体装置间隔件100具有跨越相邻装置的一个或多个边缘(例如，侧面)的长度的横向尺寸。图11e描绘替代的示例性布置，其中一个或多个半导体装置间隔件100的尺寸小于相邻装置的侧面的长度。如图11e所示，沿着pcb 850的顶表面居中地设置两个半导体装置间隔件100，每个半导体装置间隔件100的横向尺寸基本上小于pcb 850的侧面的长度。在一些实施例中，半导体装置间隔件100的面积相对于pcb 850的面积的比率在约0.01与约0.99之间，诸如在约0.05与约0.95之间。例如，半导体装置间隔件100的面积相对于pcb 850的面积的比率在约0.1与约0.9之间，诸如在约0.15与约0.85之间。
101.与在常规的堆叠封装、pcb、和芯片载体结构中使用的间隔件相比，在上文所示的实施例中使用半导体装置间隔件100提供了多个优点。此类益处包括改善的热管理，以用于改善的堆叠装置架构的电性能和可靠性。这些间隔件的改善的导热性以及在这些间隔件中图案化精细特征的能力进一步使得具有更大i/o缩放的薄形状因子结构能够满足人工智能(ai)和高性能计算(hpc)的不断增加的带宽和功率效率要求。另外，与常规的间隔件和堆叠技术相比，本文描述的半导体装置间隔件的制造方法以相对低的制造成本提供了用于3d集成的高性能和灵活性。
102.虽然上述内容针对本公开内容的实施例，但是在不脱离本公开内容的基本范围的情况下，可能设计出本公开内容的其他和进一步实施例，并且本公开内容的范围由所附权
利要求书确定。