不稳定性降低的延迟电路的制作方法

1.本公开的实施例大体上涉及半导体装置的领域。更具体地，本公开的实施例涉及降级特性减少的延迟电路系统。


背景技术：

2.一般来说，例如半导体装置、存储器芯片、微处理器芯片、图像芯片等电子装置可包含一或多个延迟电路，其可为可在数字脉冲的发射中施加延迟的电路。因此，延迟电路可用于同步化或以其它方式调整发射到电子装置的特定组件的信号的定时。延迟电路当实施于电子装置中时为信号提供一延迟量。然而，延迟量应为可预测且可重复的。也就是说，当延迟电路在操作中时，由延迟电路提供的信号的所要延迟量应对应于提供给信号的实际延迟量。各种因素可致使延迟电路随时间降级，使得延迟电路将在其容许水平内中止操作，因此给延迟电路实施于其中的电子装置带来功能性问题。
3.本公开的实施例可针对于上文所阐述的一或多个问题。


技术实现要素：

4.本公开的一方面提供一种电子装置，其中所述电子装置包括：第一输入，其在所述电子装置处于操作中时接收输入信号；长l栅极，其包括长l晶体管；第一激活晶体管，其耦合到所述长l晶体管的栅极；第二激活晶体管，其耦合到所述长l晶体管的所述栅极；开关，其直接耦合到所述长l栅极的第二输入；路径，其直接耦合到所述长l栅极的第一输出；电容器，其耦合到所述路径；和第二输出，其当在操作中时发射输出信号作为相对于所述输入信号的经延迟信号。
5.本公开的另一方面提供一种延迟电路，其中所述延迟电路包括：第一输入，其在所述延迟电路处于操作中时接收输入信号；长l栅极，其包括多个长l晶体管；第一激活晶体管，其耦合到所述多个长l晶体管中的每一长l晶体管的栅极；第二激活晶体管，其耦合到所述多个长l晶体管中的每一长l晶体管的所述栅极；开关，其直接耦合到所述长l栅极的第二输入；路径，其直接耦合到所述长l栅极的第一输出；电容器，其耦合到所述路径；和第二输出，其当在操作中时发射输出信号作为相对于所述输入信号的经延迟信号。
6.本公开的另一方面提供一种方法，其中所述方法包括：接收输入信号；将所述输入信号发射到与长l栅极直接耦合的开关，以选择性地激活所述开关发射能量到所述长l栅极的至少一个长l晶体管；将来自所述长l栅极的所述至少一个长l晶体管的所述能量的至少一部分跨一路径发射到电容器，以将所述能量的所述至少一部分存储于所述电容器中；将来自所述电容器的所述能量的所述至少一部分沿着所述路径排出到跳变点电路，所述跳变点电路控制输出信号的输出，所述输出作为相对于所述输入信号的经延迟信号；当所述输出信号具有第一值时，将所述输出信号发射到与所述至少一个长l晶体管的栅极耦合的第一激活晶体管，以激活所述第一激活晶体管提供第一电压到所述至少一个长l晶体管的所述栅极；和当所述输出信号具有第二值时，将所述输出信号发射到与所述至少一个长l晶体
管的所述栅极耦合的第二激活晶体管，以激活所述第二激活晶体管提供第二电压到所述至少一个长l晶体管的所述栅极。
附图说明
7.图1是根据本公开的实施例的说明存储器装置的某些特征的简化框图；
8.图2是根据本公开的实施例的图1的存储器装置的延迟电路的第一实施例的电路图；
9.图3是根据本公开的实施例的图1的存储器装置的延迟电路的第二实施例的电路图；
10.图4是根据本公开的实施例的图1的存储器装置的延迟电路的第三实施例的电路图；和
11.图5是根据本公开的实施例的图1的存储器装置的延迟电路的第四实施例的电路图。
具体实施方式
12.下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，在说明书中并未描述实际实现方式的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以针对不同实施方案为不同的。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
13.延迟电路系统(例如，延迟电路)在例如存储器装置的电子装置中用于调整数字信号的定时。然而，随时间推移，延迟电路可经历降级，致使提供给输入信号的实际延迟量偏离其期望值。因此，本发明实施例提供用以减小延迟电路随时间的降级的延迟电路，从而使延迟电路具有更长久的功能性且因此，使得延迟电路安置于其中的电子装置也具有更长久的功能性。
14.现在转而参考附图，图1是说明存储器装置10的某些特性的简化框图。具体地，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(ddr5 sdram)装置。ddr5 sdram的各种特征允许与先前各代ddr sdram相比具有减少的功率消耗、更多的带宽以及更多的存储容量。
15.存储器装置10可以包含若干存储器组12。存储器组12可以是例如ddr5 sdram存储器组。存储器组12可以设置在布置于双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。应了解，每个dimm可包含数个sdram存储器芯片(例如，x4、x8或x16存储器芯片)。每一sdram存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(gb)ddr5 sdram，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16gb ddr5 sdram，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于整个系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
16.存储器装置10可包含命令接口14和输入/输出(i/o)接口16。命令接口14被配置成提供来自例如处理器或控制器的外部装置(未示出)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
17.如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(clk_t/)和互补时钟信号(clk_c)。ddr的正时钟边沿是指上升真时钟信号clk_t/与下降互补时钟信号clk_c交叉的点，而负时钟边沿指示下降真时钟信号clk_t和互补时钟信号clk_c的上升的转变。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿输入，且数据在正时钟边沿和负时钟边沿两者上发射或接收。
18.时钟输入电路18接收真时钟信号(clk_t/)和互补时钟信号(clk_c)且产生内部时钟信号clk。内部时钟信号clk供应给内部时钟产生器30，例如延迟锁定环路(dll)电路。内部时钟产生器30基于所接收的内部时钟信号clk产生相位控制内部时钟信号lclk。相位控制内部时钟信号lclk供应给例如i/o接口16，并用作用于确定读取数据的输出时序的时序信号。
19.内部时钟信号clk也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号clk可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制内部时钟信号lclk的产生。相位受控内部时钟信号lclk可用于例如通过io接口16对数据进行计时。
20.此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等命令进行解码，并且经由总线路径40提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块22提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器组12的命令的执行。
21.存储器装置10基于从例如处理器的外部装置接收的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(ca《13:0》)的14位总线。使用时钟信号(clk_t/和clk_c)将命令/地址信号钟控到命令接口14。所述命令接口可包含命令地址输入电路20，其被配置成通过例如命令解码器32接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收片选信号(cs_n)。cs_n信号使存储器装置10能够处理传入ca《13:0》总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于ca《13:0》总线上。
22.另外，命令接口14可被配置成接收数个其它命令信号。例如，可以提供命令/地址裸片上终止(ca_odt)信号以促进存储器装置10内的恰当阻抗匹配。重置命令(reset_n)可用以例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14也可接收命令/地址反相(cai)信号，所述信号可经提供以使命令/地址总线上的命令/地址信号ca《13:0》
的状态反相。还可提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。举例来说，ten信号可用以使存储器装置10进入测试模式以用于连接性测试。
23.命令接口14还可用于针对可检测的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警报信号(alert_n)可在检测到循环冗余校验(crc)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(alert_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。
24.利用上文所论述的命令和计时信号，可通过经由io接口16发射和接收数据信号44，将数据发送到存储器装置10且发送来自存储器装置10的数据。更具体地，数据可通过包含多个双向数据总线的数据路径46发送到存储器组12或从存储器组12检索数据。一般称为dq信号的数据io信号一般在一或多个双向数据总线中发射和接收。对于例如ddr5 sdram存储器装置等某些存储器装置，io信号可划分成上部字节和下部字节。举例来说，对于x16存储器装置，io信号可划分成对应于例如数据信号的上部字节和下部字节的上部io信号和下部io信号(例如，dq《15:8》和dq《7:0》)。
25.为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可利用数据选通信号，通常称作dqs信号。dqs信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，dqs信号有效地是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t和clk_c)，可提供数据选通(dqs)信号作为数据选通信号的差分对(dqs_t/和dqs_c)以在读取和写入期间提供差分对信令。对于例如ddr5 sdram存储器装置的某些存储器装置，dqs信号的差分对可划分成对应于例如发送到存储器装置10以及从存储器装置10发送的数据的上部字节和下部字节的上部数据选通信号和下部数据选通信号(例如，udqs_t/和udqs_c；ldqs_t/和ldqs_c)。
26.也可以通过i/o接口16将阻抗(zq)校准信号提供到存储器装置10。可以将zq校准信号提供到参考引脚，且用以通过跨越过程、电压和温度(pvt)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和odt值。因为pvt特性可影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调整内部odt和io引脚的驱动强度的参考。
27.另外，环回信号(loopback)可通过io接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监测io接口16处由存储器装置10捕获的数据。
28.如将了解，例如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相
应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
29.考虑到前述内容，图2是延迟电路48的示意图。此延迟电路48可例如结合组控制块22用于选择性地延迟发射到组控制块22中和/或从组控制块22发射的信号。在一些实施例中，多于一个延迟电路48结合每一相应组控制块22使用，且每一延迟电路48可在物理上安置于相应组控制块22中或耦合到相应组控制块22。另外和/或替代地，延迟电路48可结合存储器装置10的电源电路使用并且可在物理上安置于电源电路中或耦合到电源电路。同样地，延迟电路48可例如结合zq校准信号使用并且可在物理上安置或耦合到io接口16。应了解，这些是延迟电路48的方位和使用的实例，然而，应认识到，延迟电路48可另外用于存储器装置10中的其它方位中或结合存储器装置10用于同步化或以其它方式调整发射到存储器装置10的特定组件的信号的定时。
30.虽然延迟电路可固定(例如，提供固定的信号延迟量)，但本文中所描述的延迟电路48当结合存储器装置10操作时是可变的(例如，延迟电路48提供可调整的延迟量)。如本文所描述，延迟电路48是栅极电容器(gc)延迟电路，其中栅极是由长l栅极50和长l栅极52表示。长l栅极50包含数个(例如四个)长l晶体管54、56、58和60，借此晶体管54、56、58和60的长度比长l晶体管54、56、58和60的宽度要大得多。长l晶体管54、56、58和60的长度与宽度比的实例可为约35/2或另一比。同样地，长l栅极52包含数个(例如四个)长l晶体管62、64、66和68，其与长l晶体管54、56、58和60具有相同或类似的长度与宽度比。八个长l晶体管54、56、58、60、62、64、66和68模拟传统阻容(rc)延迟电路的电阻器。举例来说，长l栅极50的长l晶体管54、56、58和60和长l栅极52的长l晶体管62、64、66和68各自操作为串联电阻器，其组合为影响延迟电路48的延迟的所得电阻。
31.延迟电路48还包含多个电容器70、72、74和76。如所说明，电容器72的电容是电容器70的电容的两倍，电容器72的电容是电容器70的电容的四倍，且电容器76的电容是电容器70的电容的八倍。可经由开关激活(控制)电容器70、72、74和76中的每一个，使得其可用于延迟电路48中。通过使用具有可变电容的电容器70、72、74和76，延迟电路48能够通过激活电容器70、72、74和76中的一或多个来选择性地调整其电容。这又允许延迟电路48提供的延迟的可变性增加，延迟电路48提供的延迟与电容(例如，提供于延迟电路48中的电容大小和/或电容量)直接相关。也就是说，举例来说，通过长l栅极50提供的电阻(当传入信号处于下降边沿时)或通过长l栅极52提供的电阻(当传入信号处于上升边沿时)并且通过电容的大小控管延迟电路48的延迟，通过所选择的电容器70、72、74和76控管所述电容的大小(例如，所选择的电容越大，其为相应电容器70、72、74和76充电所花费的时间越长，从而使延迟电路48提供更长延迟)。
32.延迟电路48另外包含开关电路78，其控制长l栅极50和长l栅极52中的哪一个处于作用中。开关电路78包含接收将被延迟的输入信号“e”的输入79。如所说明，开关电路78包含p型金属氧化物半导体(pmos)晶体管80，其通过降低其栅极处的电压(即，在e处于下降边沿或是二进制0时)被激活。如所说明，开关电路78还包含n型金属氧化物半导体(nmos)晶体管82，其通过升高其栅极处的电压(即，在e处于上升边沿或二进制1时)被激活。另外，延迟电路48包含跳变点电路84，其使用与上文所描述的pmos晶体管80和nmos晶体管82类似地起作用的pmos晶体管86和nmos晶体管88来制在跳变点电路84的输入85处接收到的经延迟输
出信号“l”的输出。
33.在延迟电路48随时间工作时，八个长l晶体管54、56、58、60、62、64、66和68、pmos晶体管80和86以及nmos晶体管82和88可经历降级，例如老化退变，其被称为偏置温度不稳定性(bti)退变。bti退变可在晶体管接通时致使晶体管的阈值电压上升，从而引起漏极电流减少。取决于晶体管的类型和其接通的时间量，长l晶体管54、56、58、60、62、64、66和68、pmos晶体管80和86以及nmos晶体管82和88的阈值电压的移位可为约10％，介于9％和14％之间，或为另一值。致使阈值电压移位的此bti退变可更改八个长l晶体管54、56、58、60、62、64、66和68的所得电阻，从而致使延迟电路48的延迟时间从e的预期延迟量到提供给e的实际(增加的)延迟量的非所要更改。
34.考虑到前述内容，图3是延迟电路90的第二实施例的示意图，其可用于延迟电路48的适当位置以减小至少八个长l晶体管54、56、58、60、62、64、66和68的bti降级。如所说明，消除延迟电路90中的用以控制长l栅极50和长l栅极52中的哪一个处于作用中的开关电路78，并且替代地，延迟电路90包含耦合到长l栅极50的输入(例如，初始或起始部分)的pmos晶体管80。这与其中pmos晶体管80耦合到长l栅极50的输出(例如，最终或结尾部分)的延迟电路的开关电路78相反。也就是说，延迟电路90中的作为用于长l栅极50的激活电路的pmos晶体管80与长l栅极50串联并且作为长l栅极50的输入(即，长l栅极50的上游)进行操作。类似地，延迟电路90包含耦合到长l栅极52的输入(例如，初始或起始部分)的nmos晶体管82。这与其中nmos晶体管82耦合到长l栅极52的输出(例如，最终或结尾部分)的延迟电路的开关电路78相反。也就是说，延迟电路90中的作为用于长l栅极52的激活电路的nmos晶体管82与长l栅极52串联并且作为长l栅极52的输入(即，长l栅极52的上游)进行操作。另外，在一些实施例中，pmos晶体管92、nmos晶体管94、pmos晶体管96和nmos晶体管98也可添加到延迟电路。pmos晶体管92、nmos晶体管94、pmos晶体管96和nmos晶体管98处于反相器配置中并且可用以例如在稳定状态操作期间减小长l晶体管54、56、58、、64、66和68的栅极到源极电压(vgs)。
35.举例来说，当输入信号e从低(例如，0)双态切换到高(例如，1)且输出信号l仍为低时，pmos晶体管80关断。然而，在输出信号l仍为低时，pmos晶体管92接通且nmos晶体管94关断(由于pmos晶体管92和nmos晶体管94中的每一个的栅极耦合到发射输出信号l的输出)。这引起长l晶体管54、56、58和60的栅极与vss隔离，当nmos晶体管94接通时，所述vss仅耦合到长l晶体管54、56、58和60的栅极。另外，在此时，放电路径(耦合到一或多个电容器70、72、74和76的路径)接通。在一或多个电容器70、72、74和76放电完成之后，输出信号l从低双态切换到高(结合先前已从从低双态切换到高的输入信号e)且pmos晶体管92关断，而nmos晶体管94接通，这时由于输出信号l应用于其相应栅极。这致使长l栅极50的栅极经由nmos晶体管94系结到vss。
36.当这正在发生时，进行反向的类似操作(在输出信号l从低移动到高时)，长l栅极52与vss隔离。在输出信号l为低时，nmos晶体管98接通且pmos晶体管96关断(由于pmos晶体管96和nmos晶体管98中的每一个的栅极耦合到发射输出信号l的输出)。这使得长l晶体管62、64、66和68的栅极耦合到vss。然而，在输出信号l从低移动到高时，长l晶体管62、64、66和68的栅极与vss隔离，这是由于nmos晶体管98切换到关断且pmos晶体管96切换到接通(即，当nmos晶体管94接通时，vss仅耦合到长l晶体管62、64、66和68的栅极)。这类似地减少
和/或消除长l晶体管62、64、66和68的vgs应力。以此方式，相对于延迟电路48调整长l栅极50和长l栅极52的栅极连接，从而允许在稳定状态期间减小和/或消除vgs应力。
37.将长l栅极50和长l栅极52的栅极连接从始终供电(如延迟电路48中所说明)切换到半供电通常会减少长l晶体管54、56、58、60、62、64、66和68的栅极接通的时间量。这引起长l晶体管54、56、58、60、62、64、66和68的bt退变的对应减小，并且因此，减少延迟电路90的退变。另外，通过将长l栅极50和长l栅极52激活开关(pmos晶体管80和nmos晶体管82)移动到输入串联配置，如图3中所说明，已发现延迟电路90中的表面积被释放，使得包含pmos晶体管92、nmos晶体管94、pmos晶体管96和nmos晶体管98引起延迟电路90相对于延迟电路48的可忽略的布局大小(占据空间)差异，且延迟电路90实际上相对于延迟电路48可具有较小占据空间。举例来说，可通过移除电容器中的一个(例如，电容器72)来实现延迟电路90的占据空间的进一步增加。
38.通过以上文所描述的方式使用pmos晶体管92、nmos晶体管94、pmos晶体管96和nmos晶体管98，可减小长l栅极50的bti退变(pbti退变)和长l栅极52的bti退变(nbti退变)，从而提供在延迟电路90的使用寿命方面以及其在提供对应于延迟电路90的预期延迟的延迟时起作用方面的优点。另外，电力不再直接供应给长l栅极50和长l栅极52(如图2的延迟电路48中所说明)。替代地，电力通过长l栅极50和长l栅极52激活开关(pmos晶体管80和nmos晶体管82)间接供应给延迟电路90中的长l栅极50和长l栅极52。因此，通过将长l栅极50和长l栅极52激活开关(pmos晶体管80和nmos晶体管82)作为输入分别定位到长l栅极50和长l栅极52，长l栅极50和长l栅极52激活开关(pmos晶体管80和nmos晶体管82)可用以在长l栅极50和长l栅极52不在作用中的时间期间，分别切断对长l晶体管54和长l晶体管62中的一或多个的电力供应，从而进一步改进延迟电路90的可靠性。
39.图4说明延迟电路100的另一实施例。延迟电路100表示单边沿延迟电路。如所说明，不存在长l栅极50，因此延迟电路100仅提供上升边沿延迟。除了用于延迟电路100中的电容器102、104、106、108(p节点电容器)和电容器110、112、114、116(n节点电容器)之外，延迟电路100包含类似于延迟电路48的元件，且延迟电路100以类似于上文所描述的延迟电路48的方式操作。因此，延迟电路100可经历与上文关于延迟电路48所描述的类似nbti退变。
40.图5说明说明为延迟电路118的单边沿延迟电路的第二实施例。如所说明，除了用于延迟电路100中的电容器104、106、108(p节点电容器)和电容器112、114、116(n节点电容器)之外，延迟电路118包含类似于延迟电路90的元件。此外，延迟电路118以与上文所描述的延迟电路90类似的方式操作。另外，如图5中所说明，可相对于延迟电路100从延迟电路118移除电容器102和110，以减小延迟电路118的占据空间，从而允许例如额外pmos晶体管96和额外nmos晶体管98用于延迟电路118中。因为延迟电路118以与上文所描述的延迟电路90类似的方式操作，所以相对于延迟电路100，延迟电路118同样地经历改进的nbti退变，这类似于上文关于所描述的延迟电路90。此外，应注意，延迟电路118(驱动边沿延迟电路)可替代地实施为下降边沿延迟电路，借此利用长l栅极50和对应的pmos晶体管92和nmos晶体管94并且省略长l栅极52和对应的pmos晶体管96和nmos晶体管98。
41.虽然本公开可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有
修改、等同物和替代方案。
42.本文中提出且主张的技术参考并应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]
……
的装置”或“用于[执行][功能]
……
的步骤”的一或多个要素，那么预期应根据35u.s.c.112(f)解读这类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35u.s.c.112(f)解读这类要素。