比较器及判决反馈均衡电路的制作方法

1.本技术涉及集成电路，尤其涉及一种比较器及判决反馈均衡电路。


背景技术：

2.如今，人们对手机、平板电脑和各种可穿戴配件等移动设备的需求大大增加，这极大地丰富了我们的日常生活和工作。
3.但是，由于电池寿命有限，对移动设备中各个组件的功耗提出了更高的要求，动态随机存储器(dynamic random access memory，dram)是移动设备中必不可少的组件，因此，dram也亟需实现更低的工作电压和更低的能耗。其中，比较器是实现dram数据读写的重要器件，现有的比较器已不能满足目前的使用需求。


技术实现要素：

4.本技术提供一种比较器及判决反馈均衡电路，旨在消除比较器的码间干扰和降低比较器的工作电压。
5.第一方面，本技术提供一种比较器，包括：
6.第一级电路，其包括主电路、辅电路以及共有电路，主电路和辅电路均连接电源端或者接地端，共有电路连接接地端或者电源端，主电路用于在采样阶段根据第一输入信号和第一参考信号生成第一差分信号，辅电路用于在采样阶段根据第二输入信号和第二参考信号生成第二差分信号；
7.第二级电路，其连接电源端和接地端，其与第一级电路的输出端连接，用于在重生阶段对第一差分信号和第二差分信号进行放大处理和锁存处理，以输出比较结果。
8.第二方面，一种判决反馈均衡电路，其特征在于，包括四个如权利要求11中任意一项的比较器，依次标记为第一比较器、第二比较器、第三比较器以及第四比较器；
9.第一比较器，其第一输入端用于接收第一输入信号，其第二输入端用于接收第一参考信号，其第三输入端与第四比较器的第一输出端连接，其第四输入端与第四比较器的第二输出端连接；
10.第二比较器，其第一输入端用于接收第一输入信号，其第二输入端用于接收第一参考信号，其第三输入端与第一比较器的第一输出端连接，其第四输入端与第一比较器的第二输出端连接；
11.第三比较器，其第一输入端用于接收第一输入信号，其第二输入端用于接收第一参考信号，其第三输入端与第二比较器的第一输出端连接，其第四输入端与第二比较器的第二输出端连接；
12.第四比较器，其第一输入端用于接收第一输入信号，其第二输入端用于接收第一参考信号，其第三输入端与第三比较器的第一输出端连接，其第四输入端与第三比较器的第二输出端连接。
13.本技术提供一种比较器及判决反馈均衡电路，比较器包括第一级电路以及第二级
电路，第一级电路包括主电路、辅电路以及共有电路，主电路用于在采样阶段根据第一输入信号和第一参考信号生成第一差分信号，辅电路用于在采样阶段根据第二输入信号和第二参考信号生成第二差分信号，第二级电路用于在重生阶段对第一差分信号和第二差分信号进行放大处理和锁存处理，以输出比较结果。在出现码间干扰使得主电路无法准确感测并输出差分信号时，辅电路输出的第二差分信号可以调整第一差分信号，从而消除码间干扰，提升比较器的准确性。通过两级电路设置，也就是由第一级电路产生差分信号，第二级电路根据差分信号生成比较结果，可以减少同一电路路径下晶体管的数量，从而减少比较器的工作电压。
附图说明
14.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
15.图1为本技术提供的一种比较器的具体电路图；
16.图2为本技术提供的比较器的工作时序图；
17.图3为本技术提供的一种比较器的结构框图；
18.图4为基于图3所提供的比较器的一种具体电路图；
19.图5为基于图3所提供的比较器的另一种具体电路图；
20.图6为本技术提供的一种判决反馈均衡电路的结构框图；
21.图7为本技术提供的判决反馈均衡电路的效果示意图；
22.图8为本技术提供的判决反馈均衡电路的工作时序图。
23.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
24.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
25.如图1所示，比较器包括输入电路101、输出电路102和复位电路103。其中，输入电路101的输出端与输出电路102的输入端连接。复位电路103也与输出电路102连接。
26.输入电路101包括晶体管n1、晶体管n2以及晶体管n3，晶体管n1和晶体管n2构成差分晶体管对，晶体管n1的栅极和晶体管n2的栅极构成输入电路的第一输入端ip和第二输入端in，晶体管n1的漏极和晶体管n2的漏极构成输入电路的两个输出端。
27.输出电路102包括晶体管p1、晶体管p2、晶体管n4以及晶体管n5，四个晶体管构成交叉耦合晶体管对，晶体管p1以及晶体管n4的漏极构成输出电路102的第一输出端on，晶体管p2以及晶体管n5的漏极构成输出电路102的第二输出端op。复位电路103包括晶体管p3和晶体管p4。
28.比较器的工作过程分为四个阶段，分别为复位阶段、采样阶段、重生阶段以及决策
阶段。下面结合图2描述图1所示比较器的工作过程：
29.在复位阶段，也就是t0时刻至t1时刻，时钟信号为低电平，晶体管n3断开，输入电路和输出电路停止工作，晶体管p3和晶体管p4闭合，复位电路工作，将晶体管n4的漏极和晶体管n5的漏极电压拉到高电平。
30.在采样阶段，也就是t1时刻至t2时刻，时钟信号为高电平，晶体管p3和晶体管p4断开，复位电路停止工作。晶体管n3闭合，输入电路通过第一输入端ip采集输入信号，输入电路通过第二输入端in采集参考信号，输入信号向下拉动晶体管n1的漏极电压，参考信号向下拉动晶体管n2的漏极电压。晶体管n1的漏极向下拉动晶体管n4的漏极电压，晶体管n2的漏极向下拉动晶体管n5的漏极电压。由于输入信号高于参考信号，输入信号拉动晶体管n1的漏极电压的速率较快，进而使得晶体管n4的漏极电压低于晶体管n5的漏极电压。
31.在重生阶段，也就是t2时刻至t3时刻，晶体管n4的漏极电压和晶体管n5的漏极电压达到翻转电压，晶体管p2和晶体管n4导通，晶体管p1和晶体管n5逐渐断开，晶体管p2向上拉晶体管n5的漏极电压，晶体管n4向下拉动晶体管n4的漏极电压。
32.在决策阶段，也就是t3时刻至t4时刻，晶体管p2和晶体管n4导通，晶体管p1和晶体管n5断开，继续向上拉晶体管n5的漏极电压，并继续向下拉动晶体管n4的漏极电压，在将晶体管n5的漏极拉至低电平，以及将晶体管n4的漏极电压拉至高电平后，将晶体管n4和晶体管n5的漏极电压维持。
33.在下一个工作周期来时，时钟信号变成低电平，晶体管n4和晶体管n5的漏极电压被晶体管p1和晶体管p2复位至高电平。
34.如图3所示，本技术一种比较器，比较器包括第一级电路201和第二级电路202，第一级电路201包括主电路2011、辅电路2012以及共有电路2013。
35.主电路2011、辅电路2012以及共有电路2013均设有两个输出端，并标记为第一输出端和第二输出端。主电路2011的第一输出端、辅电路2012的第一输出端以及共有电路2013的第一输出端相互连接后，作为第一级电路201的第一输出端。主电路2011的第二输出端、辅电路2012的第二输出端以及共有电路2013的第二输出端相互连接后，作为第二级电路202的第二输出端。
36.当主电路2011和辅电路2012连接电源端时，共有电路2013连接接地端。当主电路2011和辅电路2012连接接地端时，共有电路2013连接电源端。通过如此设置，使得第一级电路201中晶体管形成一个电流路径。第二级电路203连接电源端和接地端，使得第二级电路203中晶体管形成另一个电流路径。相较于仅包含一级电路的比较器结构，通过如此设置，可以减少每个电流路径中晶体管的数量，从而降低比较器的工作电压。
37.第二级电路202设有两个输入端，标记为第一输入端和第二输入端。第二级电路202的第一输入端连接第一级电路的第一输出端o1，第二级电路202的第二输入端连接第一级电路的第二输出端o2。主电路用于在采样阶段根据第一输入信号和第一参考信号生成第一差分信号，辅电路用于在采样阶段根据第二输入信号和第二参考信号生成第二差分信号。第二级电路用于在重生阶段对第一差分信号和第二差分信号进行放大处理和锁存处理，以输出比较结果。
38.第一级电路内设置主电路和辅电路，并由主电路和辅电路分别生成第一差分信号和第二差分信号，在出现码间干扰使得主电路无法准确感测并输出差分信号时，辅电路输
出的第二差分信号可以调整第一差分信号，以使第二级电路根据调整后的第一差分信号生成比较结果，从而消除码间干扰，提升比较器的准确性。
39.在一实施例中，第一级电路201和第二级电路202在各自电流路径上具有相同的晶体管数量，使得第一级电路201和第二级电路202的工作电压相同，减少比较器所需电源端的数量，简化比较器的电路。
40.在上述技术方案中，通过在第一级电路中设置主电路和辅电路，在主电路受到码间干扰而无法准确输出第一差分信号时，由辅电路调整第一差分信号，以使第二级电路可以根据调整后的第一差分信号准确生成比较结果，从而提升比较器的准确性。且比较器使用两级结构，可以降低比较器的工作电压。
41.如图4所示，本技术一实施例提供一种比较器的具体电路结构，其中，第一级电路201和第二级电路202，第一级电路201包括主电路2011、辅电路2012以及共有电路2013。
42.其中，主电路包括第一输入晶体管n1、第二输入晶体管n2以及第三输入晶体管n3，第一输入晶体管n1的控制端作为比较器的第一输入端，用于接收第一输入信号in1。第一输入晶体管n1的第一端作为主电路的第一输出端。第二输入晶体管n2的控制端作为比较器的第二输入端，用于接收第一参考信号vr1。第二输入晶体管n2的第一端作为主电路的第二输出端。第三输入晶体管n3的控制端用于接收时钟信号，第三输入晶体管n3的第一端连接第一输入晶体管n1的第二端，第三输入晶体管n3的第一端连接第二输入晶体管n2的第二端，第三输入晶体管n3的第二端连接接地端。
43.第三输入晶体管n3用于控制主电路的工作状态。在复位阶段，第三输入晶体管n3断开，第一级电路停止工作，在采样阶段、重生阶段以及决策阶段，主电路工作。在采样阶段，第一输入晶体管n1和第二输入晶体管n2在第一输入信号和第一参考信号的控制下产生第一差分信号。
44.其中，辅电路2012包括至少一个并联的均衡模块2014，每个均衡模块2014设有第一输出端和第二输出端，每个均衡模块2014的第一输出端相互连接后形成辅电路2012的第一输出端，每个均衡模块2014的第二输出端相互连接后形成辅电路2012的第二输出端。
45.每个均衡模块包括第四输入晶体管n4、第五输入晶体管n5以及第六输入晶体管n6。各个均衡模块的第四输入晶体管n4的控制端连接后构成比较器的第三输入端。各个均衡模块的第五输入晶体管n5的控制端连接后构成比较器的第四输入端。
46.第四输入晶体管n4的控制端用于接收第二输入信号in2，第四输入晶体管n4的第一端作为均衡模块的第一输出端。第五输入晶体管n5的控制端用于接收第二参考信号vr2，第五输入晶体管n5第一端作为均衡模块的第二输出端。第六输入晶体管n6的控制端用于接收时钟信号，第六输入晶体管n6的第一端与第四输入晶体管n4的第二端、第五输入晶体管n5的第二端连接，第六输入晶体管n6的第二端用于接接地端。
47.第六输入晶体管n6用于控制均衡模块的工作状态。在复位阶段，第六输入晶体管n6断开，均衡模块停止工作，在采样阶段、重生阶段以及决策阶段均衡模块工作。在采样阶段，第四输入晶体管n4和第五输入晶体管n5在第二输入信号和第二参考信号的控制下产生第二差分子信号。各个均衡模块输出的第二差分子信号叠加后形成第二差分信号。
48.共有电路2013包括第七输入晶体管p1和第八输入晶体管p2。第七输入晶体管p1的控制端用于接收时钟信号，第七输入晶体管p1的第一端接电源端，第七输入晶体管p1的第
二端与第一输入晶体管n1的第一端、第四输入晶体管n4的第一端连接。
49.第八输入晶体管p2的控制端用于接收时钟信号，第八输入晶体管p2的第一端接电源端，第八输入晶体管p2的第二端与第二输入晶体管n2的第一端、第五输入晶体管n5的第一端连接。
50.第七输入晶体管p1和第八输入晶体管p2在复位阶段导通，以实现将第一级电路的两个输出端的电压复位到高电平。
51.其中，第二级电路包括第一输出晶体管n7、第二输出晶体管n8、第三输出晶体管n9、第四输出晶体管n10、第五输出晶体管p3、第六输出晶体管p4以及第七输出晶体管p5。
52.第一输出晶体管n7的控制端为第二级电路的第一输入端，与第一级电路中第一输入晶体管n1的第一端连接。第一输出晶体管n7的第一端为第二级电路的第一输出端。第一输出晶体管n7的第二端接接地端。
53.第二输出晶体管n8的控制端为第二级电路的第二输入端，与第一级电路中第二输入晶体管n2的第一端连接。第二输出晶体管n8的第一端为第二级电路的第二输出端。第二输出晶体管n8的第二端接接地端。
54.第三输出晶体管n9的第一端与第一输出晶体管n7的第一端连接，第三输出晶体管n9的第二端与第一输出晶体管n7的第二端连接。
55.第四输出晶体管n10的第一端与第二输出晶体管n8的第一端连接，第四输出晶体管n10的第二端与第二输出晶体管n8的第二端连接。
56.第五输出晶体管p3第二端连接第三输出晶体管n9的第一端，第五输出晶体管p3的控制端连接第三输出晶体管n9的控制端后与第四输出晶体管n10的第一端连接。
57.第六输出晶体管p4的第二端连接第四输出晶体管n10的第一端，第六输出晶体管p4的控制端连接第四输出晶体管n10的控制端连接后与第三输出晶体管n9的第一端连接。
58.第七输出晶体管p5的控制端用于接收时钟信号，第七输出晶体管p5的第一端与电源端连接，第七输出晶体管p5的第二端和第五输出晶体管p3的第一端、第六输出晶体管p4的第一端连接。
59.第七输出晶体管p5用于控制第二级电路的工作状态。在复位阶段，第七输出晶体管p5断开，第二级电路停止工作，在采样阶段、重生阶段以及决策阶段，第七输出晶体管p5工作。
60.在重生阶段和决策阶段，第一输出晶体管n7和第二输出晶体管n8用于对第一级电路的差分信号进行放大处理，第三输出晶体管n9、第四输出晶体管n10、第五输出晶体管p3以及第六输出晶体管p4构成锁存器，用于对第一输出晶体管n7和第二输出晶体管n8的第一端的信号进行放大和锁存处理，以输出比较结果。
61.主电路通过第三输入晶体管n3接接地端，通过第七输入晶体管p1和第八输入晶体管p2接电源端。主电路中每个电流路径均包含3个晶体管，例如：第一输入晶体管n1、第三输入晶体管n3以及第七输入晶体管p1构成的电流路径。
62.第二级电路通过第一输出晶体管n7至第四输出晶体管n10中任意一个接接地端，第二级电路通过第七输出晶体管p5接电源端。第二级电路中每个电流路径均包含3个晶体管，例如：第一输出晶体管n7、第五输入晶体管p3以及第七输入晶体管p5构成的电流路径。
63.通过如上设置，采用第一级电路和第二级电路的结构，相较于采用一级结构的比
较器，比较器的工作电压更低，适用范围更广。
64.在一实施例中，第一输入晶体管n1至第六输入晶体管n6的类型相同，第七输入晶体管p1和第八输入晶体管p2的类型相同。
65.若第一输入晶体管n1至第六输入晶体管n6均为n型晶体管，n型晶体管的漏极为第一端，n型晶体管的栅极为控制端，若第七输入晶体管p1和第八输入晶体管p2的类型为p型晶体管，p型晶体管的源极为第一端，p型晶体管的栅极为控制端。
66.在一实施例中，第一输入晶体管n1和第二输入晶体管n2的尺寸相同，第四输入晶体管n4和第五输入晶体管n5的尺寸相同，第四输入晶体管n4的尺寸小于第一输入晶体管n1的尺寸的二分之一。
67.通过上述设置，可以避免辅电路对的影响过大而造成第一差分信号的反转，例如：第一输入信号和第一参考信号使得第一输入晶体管n1的第一端电压大于第二输入晶体管n2的第一端电压，由于第二差分信号的介入使得第一差分信号反转，也就是使得第一输入晶体管n1的第一端电压小于第二输入晶体管n2的第一端电压。
68.在一实施例中，第一输出晶体管n7至第四输出晶体管n10的类型相同，第五输出晶体管p3至第七输出晶体管p5的类型相同。
69.若第一输出晶体管n7至第四输出晶体管n10均为n型晶体管，n型晶体管的漏极为第一端，n型晶体管的栅极为控制端。第五输出晶体管p3至第七输出晶体管p5均为p型晶体管，p型晶体管的源极为第一端，p型晶体管的栅极为控制端。
70.下面结合表1描述该比较器实现消除码间干扰的原理，其中，t1时刻的第二输入信号和第二参考信号的数值是根据t0时刻的第一输入信号和第一参考信号的大小确定的，若t0时刻的第一输入信号大于t0时刻的第一参考信号，t1时刻的第二输入信号小于第二参考信号的数值，反之亦然。
71.表1码间干扰的情况
[0072][0073]
从表1中可知，在第1种情况下，码间干扰使得第一输入晶体管n1的电压和第二输入晶体管n2的电压相等，但第四输入晶体管n4的电压小于第五输入晶体管n5的电压，使得第一级电路的第一输出端o1的电压小于第二输出端o2的电压，同不存在码间干扰的结果相同，码间干扰得到消除。此处需要说明的是，由于辅电路中各个晶体管的尺寸小于主电路中各个晶体管尺寸的二分之一，即使在第2种情况下，vn1＜vn2，vn4＞vn5，其中，vn1、vn2、vn4和vn5分别表示第一输入晶体管n1、第二输入晶体管n2、第三输入晶体管n3以及第四输入晶体管n4的漏极电压，但第四输入晶体管n4和第五输入晶体管n5的对电压的拉动能力小于第一输入晶体管n1和第二输入晶体管n2对电压拉动能力，使得第一级电路的第一输出端的电压vo1仍小于第一级电路的第二输出端的电压vo2，同不存在码间干扰的结果相同，码间干
扰得到消除。
[0074]
如图5所示，本技术一实施例提供一种比较器的具体电路结构，其中，第一级电路201和第二级电路202，第一级电路201包括主电路2011、辅电路2012以及共有电路2013。
[0075]
其中，主电路包括第一输入晶体管p1、第二输入晶体管p2以及第三输入晶体管p3，
[0076]
第一输入晶体管p1的控制端作为比较器的第一输入端，用于接收第一输入信号in1。第一输入晶体管p1的第一端作为主电路的第一输出端。第二输入晶体管p2的控制端作为比较器的第二输入端，用于接收第一参考信号vr1。第二输入晶体管p2的第一端作为主电路的第二输出端。第三输入晶体管p3的控制端用于接收时钟信号，第三输入晶体管p3的第一端连接第一输入晶体管p1的第二端，第三输入晶体管p3的第一端连接第二输入晶体管p2的第二端，第三输入晶体管p3的第二端连接电源端。
[0077]
第三输入晶体管p3用于控制主电路的工作状态。在复位阶段，第三输入晶体管p3断开，第一级电路停止工作，在采样阶段、重生阶段以及决策阶段，主电路工作。在采样阶段，第一输入晶体管p1和第二输入晶体管p2在第一输入信号和第一参考信号的控制下产生第一差分信号。
[0078]
其中，辅电路2012包括至少一个并联的均衡模块2014，每个均衡模块2014设有第一输出端和第二输出端，每个均衡模块2014的第一输出端相互连接后形成辅电路2012的第一输出端，每个均衡模块2014的第二输出端相互连接后形成辅电路2012的第二输出端。
[0079]
每个均衡模块包括第四输入晶体管p4、第五输入晶体管p5以及第六输入晶体管p6。各个均衡模块的第四输入晶体管p4的控制端连接后构成比较器的第三输入端。各个均衡模块的第五输入晶体管p5的控制端连接后构成比较器的第四输入端。
[0080]
第四输入晶体管p4的控制端用于接收第二输入信号in2，第四输入晶体管p4的第一端作为均衡模块的第一输出端。第五输入晶体管p5的控制端用于接收第二参考信号vr2，第五输入晶体管p5第一端作为均衡模块的第二输出端。第六输入晶体管p6的控制端用于接收时钟信号，第六输入晶体管p6的第一端与第四输入晶体管p4的第二端、第五输入晶体管p5的第二端连接，第六输入晶体管p6的第二端用于接电源端。
[0081]
第六输入晶体管p6用于控制均衡模块的工作状态。在复位阶段，第六输入晶体管p6断开，均衡模块停止工作，在采样阶段、重生阶段以及决策阶段均衡模块工作。在采样阶段，第四输入晶体管p4和第五输入晶体管p5在第二输入信号和第二参考信号的控制下产生第二差分子信号。各个均衡模块输出的第二差分子信号叠加后形成第二差分信号。
[0082]
共有电路2013包括第七输入晶体管n1和第八输入晶体管n2。第七输入晶体管n1的控制端用于接收时钟信号，第七输入晶体管n1的第一端接接地端，第七输入晶体管n1的第二端与第一输入晶体管p1的第一端、第四输入晶体管p4的第一端连接。
[0083]
第八输入晶体管n2的控制端用于接收时钟信号，第八输入晶体管n2的第一端接接地端，第八输入晶体管n2的第二端与第二输入晶体管p2的第一端、第五输入晶体管p5的第一端连接。
[0084]
第七输入晶体管n1和第八输入晶体管n2在复位阶段导通，以实现将第一级电路的两个输出端的电压复位到高电平。
[0085]
其中，第二级电路包括第一输出晶体管p7、第二输出晶体管p8、第三输出晶体管p9、第四输出晶体管p10、第五输出晶体管n3、第六输出晶体管n4以及第七输出晶体管n5。
[0086]
第一输出晶体管p7的控制端为第二级电路的第一输入端，与第一级电路中第一输入晶体管p1的第一端连接。第一输出晶体管p7的第一端为第二级电路的第一输出端。第一输出晶体管p7的第二端接电源端。
[0087]
第二输出晶体管p8的控制端为第二级电路的第二输入端，与第一级电路中第二输入晶体管p2的第一端连接。第二输出晶体管p8的第一端为第二级电路的第一输出端。第二输出晶体管p8的第二端接电源端。
[0088]
第三输出晶体管p9的第一端与第一输出晶体管p7的第一端连接，第三输出晶体管p9的第二端与第一输出晶体管p7的第二端连接。
[0089]
第四输出晶体管p10的第一端与第二输出晶体管p8的第一端连接，第四输出晶体管p10的第二端与第二输出晶体管p8的第二端连接。
[0090]
第五输出晶体管n3第二端连接第三输出晶体管p9的第一端，第五输出晶体管n3的控制端连接第三输出晶体管p9的控制端后与第四输出晶体管p10的第一端连接。
[0091]
第六输出晶体管n4的第二端连接第四输出晶体管p10的第一端，第六输出晶体管n4的控制端连接第四输出晶体管p10的控制端连接后与第三输出晶体管p9的第一端连接。
[0092]
第七输出晶体管n5的控制端用于接收时钟信号，第七输出晶体管n5的第一端与接地端连接，第七输出晶体管n5的第二端和第五输出晶体管n3的第一端、第六输出晶体管n4的第一端连接。
[0093]
第七输出晶体管n5用于控制第二级电路的工作状态。在复位阶段，第七输出晶体管n5断开，第二级电路停止工作，在采样阶段、重生阶段以及决策阶段，第七输出晶体管n5工作。
[0094]
在重生阶段和决策阶段，第一输出晶体管p7和第二输出晶体管p8用于对第一级电路的差分信号进行放大处理，第三输出晶体管p9、第四输出晶体管p10、第五输出晶体管n3以及第六输出晶体管n4构成锁存器，用于对第一输出晶体管p7和第二输出晶体管p8的第一端的信号进行放大和锁存处理，以输出比较结果。
[0095]
主电路通过第三输入晶体管p3接电源端，通过第七输入晶体管n1和第八输入晶体管n2接接地端。主电路中每个电流路径均包含3个晶体管，例如：第一输入晶体管p1、第三输入晶体管p3以及第七输入晶体管n1构成的电流路径。
[0096]
第二级电路通过第一输出晶体管p7至第四输出晶体管p10中任意一个接电源端，第二级电路通过第七输出晶体管n5接接地端。第二级电路中每个电流路径均包含3个晶体管，例如：第一输出晶体管p7、第五输入晶体管n3以及第七输入晶体管n5构成的电流路径。
[0097]
通过如上设置，采用第一级电路和第二级电路的结构，相较于采用一级结构的比较器，比较器的工作电压更低，适用范围更广。
[0098]
在一实施例中，第一输入晶体管p1至第六输入晶体管p6的类型相同，第七输入晶体管n1和第八输入晶体管n2的类型相同。
[0099]
若第一输入晶体管p1至第六输入晶体管p6均为p型晶体管，p型晶体管的漏极为第一端，p型晶体管的栅极为控制端。若第七输入晶体管n1和第八输入晶体管n2的类型为n型晶体管，n型晶体管的源极为第一端，n型晶体管的栅极为控制端。
[0100]
在一实施例中，第一输入晶体管p1和第二输入晶体管p2的尺寸相同，第四输入晶体管p4和第五输入晶体管p5的尺寸相同，第四输入晶体管p4的尺寸小于第一输入晶体管p1
的尺寸的二分之一。
[0101]
通过上述设置，可以避免辅电路对的影响过大而造成第一差分信号的反转，例如：第一输入信号和第一参考信号使得第一输入晶体管p1的第一端电压大于第二输入晶体管p2的第一端电压，由于第二差分信号的介入使得第一差分信号反转，也就是使得第一输入晶体管p1的第一端电压小于第二输入晶体管p2的第一端电压。
[0102]
在一实施例中，第一输出晶体管p7至第四输出晶体管p10的类型相同，第五输出晶体管n3至第七输出晶体管n5的类型相同。
[0103]
若第一输出晶体管p7至第四输出晶体管p10均为p型晶体管，p型晶体管的漏极为第一端，p型晶体管的栅极为控制端。第五输出晶体管n3至第七输出晶体管n5均为n型晶体管，n型晶体管的源极为第一端，n型晶体管的栅极为控制端。
[0104]
下面结合表2描述该比较器实现消除码间干扰的原理，其中，第二参考信号和第二输入信号的设置方式同表1中相同，此处不再赘述。
[0105]
表2码间干扰的情况
[0106][0107]
从表2中可知，在第1种情况下，码间干扰使得第一输入晶体管p1的电压和第二输入晶体管p2的电压相等，但第四输入晶体管p4的电压小于第五输入晶体管p5的电压，使得第一级电路的第一输出端o1的电压小于第二输出端o2的电压，同不存在码间干扰的结果相同，码间干扰得到消除。此处需要说明的是，由于辅电路中各个晶体管的尺寸小于主电路中各个晶体管尺寸的二分之一，即使在第2种情况下，vp1＜vp2，vp4＞vp5，其中，vp1、vp2、vp4和vp5分别表示第一输入晶体管p1、第二输入晶体管p2、第三输入晶体管p3以及第四输入晶体管p4的漏极电压，但第四输入晶体管p4和第五输入晶体管p5的对电压的拉动能力小于第一输入晶体管p1和第二输入晶体管p2对电压拉动能力，使得第一级电路的第一输出端的电压vo1仍小于第一级电路的第二输出端的电压vo2，同不存在码间干扰的结果相同，码间干扰得到消除。
[0108]
如图6所示，本技术一实施例提供的一种判决反馈均衡电路，包括上述实施例描述的四个比较器，依次标记为第一比较器100、第二比较器200、第三比较器300以及第四比较器400。
[0109]
其中，第一比较器100的第三输入端in2与第四比较器400的第一输出端p270b连接，第一比较器100的第四输入端vr2与第四比较器400的第二输出端p270连接。第二比较器200的第三输入端in2与第一比较器100的第一输出端p0b连接，第二比较器200的第四输入端vr2与第一比较器100的第二输出端p0连接。第三比较器300的第三输入端in2与第二比较器200的第一输出端p90b连接，第三比较器300的第四输入端vr2与第二比较器200的第二输出端p90连接。第四比较器400的第三输入端in2与第三比较器300的第一输出端p270b连接，
第四比较器400的第四输入端vr2与第三比较器300的第二输出端p270连接。
[0110]
第一比较器100至第四比较器400的第一输入端in1均接收第一输入信号，第一比较器100至第四比较器400的第二输入端vref1均接收第一参考信号。
[0111]
假设在上一时刻第一输入信号大于第一参考信号时，第四寄存器400输出数字“1”，在当前时刻，第一寄存器100的第三输入端in2接收到低电平，第一寄存器100的第四输入端vr2接收到高电平，也就是第三输入端in2的信号小于第四输入端vr2的信号，假设当前时刻第一输入信号也大于第一参考信号，码间干扰仍会使得第一输入信号大于第一参考信号，第一寄存器100仍输出数字“1”。
[0112]
假设在上一时刻第一输入信号大于第一参考信号时，第四寄存器400输出数字“1”，在当前时刻，第一寄存器的第三输入端in2的信号小于第四输入端vr2的信号，假设当前时刻第一输入信号小于第一参考信号，若码间干扰使得第一输入信号等于或者略大于第一参考信号，由于第三输入端in2的信号小于第四输入端vr2的信号，仍会第一寄存器100仍输出数字“0”。
[0113]
假设在上一时刻第一输入信号小于第一参考信号时，第四寄存器400输出数字“0”，在当前时刻，第一寄存器100的第三输入端in2的信号大于第四输入端vr2的信号，假设当前时刻第一输入信号也小于第一参考信号，码间干扰仍会使得第一输入信号小于第一参考信号，第一寄存器100仍输出数字“0”。
[0114]
假设在上一时刻第一输入信号小于第一参考信号时，第四寄存器400输出数字“0”，在当前时刻，第一寄存器100的第三输入端的信号in2大于第四输入端vr2的信号，假设当前时刻第一输入信号大于第一参考信号，若码间干扰使得第一输入信号等于或者略小于第一参考信号，由于第三输入端的信号大于第四输入端的信号，仍会第一寄存器100仍输出数字“1”。
[0115]
第二寄存器200至第四寄存器400的工作原理同第一寄存器100的工作原理相同，此处不再赘述。
[0116]
图6所示的判决反馈均衡电路属于一阶电路，为实现更好消除码间干扰，通常会使用多阶电路。图7为4阶判决反馈均衡电路的效果示意图，tap1至tap4依次表示第一阶判决反馈均衡电路至第四阶判决反馈均衡电路。如图7所示，在码间干扰下第一输入信号的实际波形如曲线1所示，第一输入信号从高电平切换到低电平时下降沿比较平缓，也就是存在错误识别第一输入信号为高电平的情况。四阶判决反馈均衡电路可以有效消除码间干扰，使得输入判决反馈均衡电路的第一输入信号的等效波形如曲线2所示，下降沿变陡。
[0117]
在一实施例中，第一比较器100的第一时钟信号的相位比第二比较器200的第二时钟信号的相位早90
°
，第一比较器100的第一时钟信号的相位比第三比较器300的第三时钟信号的相位早180
°
，第一比较器100的第一时钟信号的相位比第四比较器400的第四时钟信号的相位早270
°
。
[0118]
在一实施例中，第一比较器100的输出端的电压翻转时间至第四比较器400的输出端的电压翻转时间t
fb
均小于第一时钟信号和第二时钟信号之间的时间间隔1u1，如图8所示，以第四比较器为例说明，当第四比较器400的输出电压的翻转时间小于1u1时，1ui表示第一时钟信号和第二时钟信号之间的时间间隔，可以保证在第一比较器100的时钟信号到来时，第四比较器400已经稳定输出比较结果，且第四比较器400保持比较结果，从而使得第
一比较器100可以根据第四比较器400的比较结果消除码间干扰。
[0119]
在一实施例中，判决反馈均衡电路还包括四个寄存器，依次标记为第一寄存器500、第二寄存器600、第三寄存器700以及第四寄存器800。第一寄存器500的输入端与第一比较器100的两个输出端连接，第二寄存器600的输入端与第二比较器200的两个输出端连接，第三寄存器700的输入端与第三比较器300的两个输出端连接，第四寄存器800的输入端与第四比较器400的两个输出端连接。四个寄存器分别用于存储四个对应比较器输出的比较结结果，d0为第一寄存器500输出的结果，d90为第二寄存器600输出的结果，d180为第三寄存器700输出的结果，d270为第四寄存器800输出的结果。
[0120]
在上述技术方案中，将第四寄存器的两个输出端与第一寄存器的两个输入端连接，将第一寄存器的两个输出端与第二寄存器的两个输入端连接，依次类推，构成判决反馈均衡电路，四个寄存器的另外两个输入端均接收第一输入信号和第一参考信号，在四个寄存器的输出端信号的控制下，可以有效消除寄存器中由于连续输入第一输入信号而引起的码间干扰。
[0121]
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求书指出。
[0122]
应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。