一种基于门控的低抖动时钟分频电路及控制方法与流程

1.本发明涉及一种时钟分频电路技术领域，具体为一种基于门控的低抖动时钟分频电路。


背景技术：

2.芯片中存在多路时钟源，如来自xtal或者内部rc振荡器以及内部pll等。实际使用时会根据应用以及功耗需求从高频时钟分频实际时钟用于不同的模块或场景。
3.根据上述应用以及功耗需求，目前的技术手段采用两种时钟分频方式，其中一种方式是基于dff的分频电路，该分频电路存在缺点是分频比必须是整数，无法实现分数或者小数的分频；另一种方式是基于门控时钟的分频电路，该分频电路的缺点是在某些分频比的时候，时钟输出上的抖动较大，在需要时钟进行相对精确计数或者计时的场景会产生较大偏差，如用于uart时钟时会导接收误码增加。
4.现有技术已经不能满足现阶段人们的需求，基于现状，急需对现有技术进行改革。


技术实现要素：

5.一方面，本发明的目的在于提供一种基于门控的低抖动时钟分频电路，以解决上述背景技术中提出的问题。
6.本发明提供如下技术方案一种基于门控的低抖动时钟分频电路，包括：分频控制逻辑单元、分频系数预判逻辑单元，数字倍频器、时钟切换电路和时钟门控单元；所述分频控制逻辑单元具有四路信号控制端，其中，第一路信号控制端和第二路信号控制端分别加载外部的分频系数分母控制信号和分频系数分子控制信号；所述分频系数预判逻辑单元的输出端作为分频控制逻辑单元的第三路信号控制端加载到分频控制逻辑单元；所述分频系数预判逻辑单元具有一路切换控制端，且该切换控制端耦接时钟切换电路，分频系数预判逻辑单元通过切换控制逻辑实现切换控制时钟切换电路的输入，所述时钟切换电路的一路输入耦接数字倍频器，且另一路输入加载外部的输入时钟信号clk信号（输入的待分频时钟信号）；优选的，所述分频系数预判逻辑单元的使能控制端耦接数字倍频器，分频系数预判逻辑单元使能控制数字倍频器的状态为关闭或打开；优选的，所述时钟切换电路的输出端分别耦接时钟门控单元和分频控制逻辑单元，且时钟门控单元输出分频后的时钟信号clk_out；优选的，所述时钟切换电路的输出端耦接分频控制逻辑单元时，作为分频控制逻辑单元的第四路信号控制端将时钟切换电路输出的时钟信号传输给分频控制逻辑单元。
7.另一方面，本发明提供如下技术方案一种基于门控的低抖动时钟分频电路的控制方法，实现任意时钟分频电路的低抖动；方法步骤如下：
分频系数预判逻辑单元通过分别加载分频系数分母控制信号和分频系数分子控制信号，分频系数预判逻辑单元首先预判加载的分频系数用原始输入时钟clk进行分频时，输出时钟的抖动是否会增加：当预判逻辑单元判断使用原始输入时钟信号clk分频不会增加分频输出时钟抖动时，使能关闭倍频器，使用原始输入时钟信号clk进行分频，通过时钟门控单元输出时钟信号clk_out；当预判逻辑单元判断使用原始输入时钟分频会增加分频输出时钟抖动时，使能打开倍频器，使用倍频时钟信号进行分频，通过时钟切换电路输出倍频时钟信号，保持从原始输入时钟信号clk到倍频时钟信号的无毛刺切换；分频控制逻辑单元控制分频时钟使用倍频时钟信号分频后，时钟门控单元输出时钟的抖动为半个原始输入时钟周期。
8.本发明通过分频系数预判逻辑单元判断是否需要使能数字倍频器，不需要使能时保持数字倍频器为不工作状态；需要使能数字倍频器降低输出时钟抖动时才使能打开数字倍频器，一方面，通过预判逻辑动态打开或关闭倍频器, 可以减小倍频输出时钟的抖动，实现了对分数或者小数的时钟分频，有效解决了基于dff的分频电路的只能对整数时钟分频的问题；另一方面，通过使用倍频器时钟，输出时钟的抖动为半个原始输入时钟周期，有效减少了分频输出时钟上的抖动。
附图说明
9.图1为本发明整体电路框图示意图；图2为本发明时钟切换电路的电路示意图；图3为本发明现有基于门控时钟的分频电路1/8分频输出时钟波形图；图4为本发明现有基于门控时钟的分频电路3/8分频输出时钟波形图；图5为本发明现有基于门控时钟的分频电路5/8分频输出时钟波形图；图6为本发明1/8分频输出时钟波形图；图7为本发明3/8分频输出时钟波形图；图8为本发明5/8分频输出时钟波形图。
具体实施方式
10.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
11.参考图1，本发明提供如下技术方案一种基于门控的低抖动时钟分频电路，包括：分频控制逻辑单元、分频系数预判逻辑单元，数字倍频器、时钟切换电路和时钟门控单元；所述分频控制逻辑单元具有四路信号控制端，其中，第一路信号控制端和第二路信号控制端分别加载外部的分频系数分母控制信号和分频系数分子控制信号，且分频系数分母控制信号和分频系数分子控制信号分别加载到分频系数预判逻辑单元；所述分频系数预判逻辑单元的输出端作为分频控制逻辑单元的第三路信号控制
端加载到分频控制逻辑单元，所述分频系数预判逻辑单元具有一路控制端，且该控制端耦接时钟切换电路，分频系数预判逻辑单元通过切换控制逻辑实现切换控制时钟切换电路的输入，所述时钟切换电路的一路输入耦接数字倍频器，且另一路输入加载外部的输入时钟信号clk信号（原始输入的时钟信号clk），且clk信号还加载到数字倍频器和分频系数预判逻辑单元；所述分频系数预判逻辑单元的使能控制端耦接数字倍频器，分频系数预判逻辑单元使能控制数字倍频器的状态为关闭或打开，当分频系数预判逻辑单元使能打开数字倍频器时，时钟切换电路输出倍频时钟信号；当分频系数预判逻辑单元使能关闭数字倍频器时，时钟切换电路输出时钟信号clk，减少不必要的倍频器上的功耗损失；所述时钟切换电路的输出端分别耦接时钟门控单元和分频控制逻辑单元，且时钟门控单元输出分频后的时钟信号clk_out，所述时钟切换电路的输出端耦接时钟门控单元时，当数字倍频器启动后，时钟切换电路输出的倍频时钟信号能够保证从原始时钟到倍频时钟的无毛刺切换；所述时钟切换电路的输出端耦接分频控制逻辑单元时，作为分频控制逻辑单元的第四路信号控制端将时钟切换电路输出的时钟信号传输给分频控制逻辑单元，分频控制逻辑单元控制分频时钟使用倍频时钟信号分频后，时钟门控单元输出时钟的抖动为半个原始输入时钟周期。
12.参考图2，本发明的时钟切换电路由或非门、与非门和d触发器耦接组成；时钟信号切换过程如下：将时钟从输入时钟0切换为输入时钟1时，内部的选择0信号作为选择1信号源头之一，经过两级d触发器之后生成选择1信号，保证选择1信号有效时选择0信号是无效的；将时钟从输入时钟1切换为输入时钟0时，内部的选择1信号作为选择0信号源头之一，经过两级d触发器之后生成选择0信号，保证选择0信号有效时选择1信号是无效的；通过时钟切换电路保证了最终输出时钟上的时钟源头同一时刻只有一个是有效的，从而避免了输出时钟上的毛刺，保证了输入两路时钟无毛刺切换。
13.另一方面，本发明提供如下技术方案一种基于门控的低抖动时钟分频电路的控制方法，实现任意时钟分频电路的低抖动，方法步骤如下：分频系数预判逻辑单元通过分别加载分频系数分母控制信号和分频系数分子控制信号，分频系数预判逻辑单元首先预判加载的分频系数用原始输入时钟clk进行分频时，输出时钟的抖动是否会增加：当预判逻辑单元判断使用原始时钟分频不会增加分频输出时钟抖动时，使能关闭倍频器，使用原始输入时钟进行分频，并对原始输入时钟进行分频，通过时钟门控单元输出时钟信号clk_out。
14.当预判逻辑单元判断使用原始输入时钟分频会增加分频输出时钟抖动时，使能打开倍频器，使用倍频时钟信号进行分频，通过时钟切换电路输出倍频时钟信号，并保持从原始输入时钟clk到倍频时钟的无毛刺切换；分频控制逻辑单元控制分频时钟使用倍频时钟信号分频后，时钟门控单元输出时钟的抖动为半个原始输入时钟周期。
15.本发明提供另一具体实施例，用于阐述说明本发明的输出时钟的抖动降低半个原始输入时钟周期；
目前的时钟分频电路由分频控制逻辑单元和时钟门控单元组成，输出的时钟频率计算公式为：输出时钟频率=（分频系数分子/分频系数分母）
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输入时钟频率，且分频系数必须满足分频系数分子《=分频系数分母；参考图3，当分频系数分子=1，分频系数分母=8时，对1/8时钟分频时，根据输出时钟波形可知，抖动为0个输入时钟周期；参考图4，当分频系数分子=3，分频系数分母=8时，对3/8时钟分频时，根据输出时钟波形可知，抖动为1个输入时钟周期；参考图5，当分频系数分子=5，分频系数分母=8时，对5/8时钟分频时，根据输出时钟波形可知，抖动为1个输入时钟周期。
16.本发明实施例的技术方案，当分频系数预判逻辑单元判断当前的分频系数用原始输入时钟进行分频后，输出时钟的抖动增加时，会启动数字倍频器，并通过时钟切换电路保证从原始时钟到倍频时钟的无毛刺切换；当分频时钟使用倍频时钟信号分频后，将输出时钟的抖动降低半个原始输入时钟周期。
17.参考图6，当分频系数分子=1，分频系数分母=8时，对1/8时钟分频时，根据输出时钟波形可知，抖动为0个输入时钟周期；参考图7，当分频系数分子=3，分频系数分母=8时，对3/8时钟分频时，根据输出时钟波形可知，输出时钟频率抖动为0.5个输入时钟周期；参考图8，当分频系数分子=5，分频系数分母=8时，对5/8时钟分频时，根据输出时钟波形可知，输出时钟频率抖动为0.5个输入时钟周期；根据本具体实施例可知，对1/8时钟分频，由于是整数分频，输出时钟为固定频率输出，所以不会出现周期变化，抖动依然为0个输入时钟周期，对3/8时钟分频，输出时钟抖动由1个输入时钟周期变为0.5个输入时钟周期；对5/8时钟分频时，输出时钟抖动由1个输入时钟周期变为0.5个输入时钟周期，本发明有效的将时钟分频电路输出时钟的抖动降低半个原始输入时钟周期。
18.尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换,凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。