占空比调节电路及芯片的制作方法

1.本技术涉及半导体集成电路领域，具体涉及一种占空比调节电路及芯片。


背景技术：

2.随着电路工作频率的提高，高速电路尤其是输入输出模块电路对时钟信号的占空比越来越敏感，因此需要占空比调节电路来对时钟信号的占空比进行校准。传统的占空比调节电路对时钟信号进行调整时，借助晶体管的导通个数调整时钟信号对某个时钟沿进行适当的延迟从而调节占空比，但随着晶体管导通个数的变化，时钟信号调节的占空比差距很大，线性度不好，且存在无法精确得到所需占空比数值的问题。


技术实现要素：

3.本技术提出了一种占空比调节电路及芯片，以解决上述时钟占空比线性度不好且无法精确得到所需占空比数值的问题。
4.为解决上述技术问题，本技术采用的一个技术方案是：提供一种占空比调节电路，该占空比调节电路包括第一调节电路及第二调节电路。
5.第一调节电路包括第一路径集合和第二路径集合；第二调节电路包括第三路径集合和第四路径集合；其中，第一路径集合、第二路径集合、第三路径集合和第四路径集合分别包括多个可导通路径，第一路径集合和第四路径集合分别接收第一控制信号和第二控制信号以控制第一路径集合中导通的第一路径的数量和第四路径集合中导通的第四路径的数量，从而调整输出时钟信号的占空比；
6.第二路径集合和第三路径集合工作时，第二路径集合中导通的第二路径的数量和第三路径集合中导通的第三路径的数量固定，第一路径集合和第三路径集合响应于输入时钟信号的逻辑低电平而处于工作状态，第一路径集合中导通的第一路径配合第三路径集合中固定数量导通的
7.第三路径工作；第四路径集合和第二路径集合响应于输入时钟信号的逻辑高电平而处于工作状态，第四路径集合中导通的第四路径配合第二路径集合中固定数量导通的第二路径工作，以提高输出时钟信号的线性度。
8.其中，第一路径集合包括m个第一路径，第四路径集合包括m个第四路径；第二路径集合包括n个第二路径，第三路径包括n个第三路径，m和n分别为自然数，且n小于m；
9.第一路径集合响应于输入时钟信号的逻辑低电平处于工作状态下导通的第一路径的数量与第四路径集合响应于输入时钟信号的逻辑高电平处于工作状态下导通的第四路径的数量之和为m。
10.其中，n等于m/2或者靠近m/2的自然数。
11.其中，第一路径集合中每条第一路径包括第一晶体管及第二晶体管。
12.第一晶体管，其第一通路端连接电源电压，其控制端用于接收输入时钟信号；
13.第二晶体管，其第一通路端连接第一晶体管的第二通路端，其控制端用于接收第
一控制信号，其第二通路端连接第一输出端；
14.其中，基于每条第一路径中的第一晶体管接收的输入时钟信号处于逻辑低电平，第一路径集合处于工作状态；基于每条第一路径中的第二晶体管接收的第一控制信号，调节第一路径集合中导通的第一路径的数量。
15.其中，第二路径集合中每条第二路径包括第三晶体管及第四晶体管。
16.第三晶体管，其第一通路端连接第一输出端，其控制端用于接收第一工作电源；
17.第四晶体管，其第一通路端连接第三晶体管的第二通路端，其控制端用于接收输入时钟信号，其第二通路端用于接收地电压；
18.其中，基于每条第二路径中的第四晶体管接收的输入时钟信号处于逻辑高电平，第二路径集合处于工作状态；基于每条第二路径中的第三晶体管接收的第一工作电源，第二路径集合处于工作状态下导通的第二路径为所有第二路径。
19.其中，第三路径集合中每条第三路径包括第五晶体管及第六晶体管。
20.第五晶体管，其第一通路端连接电源电压，其控制端用于接收输入时钟信号；
21.第六晶体管，其第一通路端连接第五晶体管的第二通路端，其控制端用于接收第二工作电源，其第二通路端连接第二输出端；
22.其中，基于每条第三路径中的第五晶体管接收的输入时钟信号处于逻辑低电平，第三路径集合处于工作状态；基于每条第三路径中的第六晶体管接收的第二工作电源，第三路径集合处于工作状态下导通的第三路径为所有第三路径。
23.其中，第四路径集合中每条第四路径包括第七晶体管及第八晶体管。
24.第七晶体管，其第一通路端连接第二输出端，其控制端用于接收第二控制信号；
25.第八晶体管，其第一通路端连接第七晶体管的第二通路端，其控制端用于接收输入时钟信号，其第二通路端连接接收地电压；
26.其中，基于每条第四路径中的第八晶体管接收的输入时钟信号处于逻辑高电平，第四路径集合处于工作状态；基于每条第四路径中的第七晶体管接收的第二控制信号，调节第四路径集合中导通的第四路径的数量。
27.其中，第一调节电路和第二调节电路分别通过缓冲器而接收输入时钟信号，和/或通过反相器而输出输出时钟信号。
28.其中，占空比调节电路进一步包括至少一个虚设单元，其中，占空比调节电路通过改变虚设单元的个数改变输出时钟信号的初始占空比。
29.为解决上述技术问题，本技术采用的另一个技术方案是：提供一种芯片，芯片包括上述任意一项的占空比调节电路。
30.本技术的有益效果是：区别于现有技术的情况，本技术通过设置第一调节电路及第二调节电路来对输入时钟信号进行占空比调节，其中，第一调节电路包括第一路径集合和第二路径集合，第二调节电路包括第三路径集合和第四路径集合，每个调节路径集合包括多个导通路径，本技术通过控制第一路径集合及第四路径集合的导通路径数量调整输出时钟信号的占空比，通过固定导通路径数量的第二路径集合及第三路径集合分别配合第四路径集合及第一路径集合从而提高输出时钟信号的线性度，从而精确地控制输出时钟信号的占空比。
附图说明
31.图1是传统占空比调节电路结构示意图；
32.图2是本技术占空比调节电路第一实施例的结构示意图；
33.图3是本技术占空比调节电路第二实施例的结构示意图；
34.图4是本技术占空比调节电路第三实施例的结构示意图；
35.图5是本技术占空比调节电路与传统电路仿真结构对比示意图；
36.图6是本技术占空比调节电路与传统结构占比比调节步长对比示意图；
37.图7是本技术芯片一实施例的结构示意图。
具体实施方式
38.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
39.随着电路工作频率的提高，高速电路尤其是输入输出模块电路对时钟信号的占空比越来越敏感，因此占空比调节电路在高速电路中就显得异常重要。
40.请参阅图1，图1是传统占空比调节电路结构示意图。如图1所示，传统的占空比调节电路包括缓冲器1、反相器2、第一晶体管集合3、第二晶体管集合4、第三晶体管集合5及第四晶体管集合6。
41.输入时钟信号输入至缓冲器1中，缓冲器1分别与第一晶体管集合3、第四晶体管集合6连接，将输入时钟信号分别输入至第一晶体管集合3、第四晶体管集合6。第一晶体管集合3响应于输入时钟信号的逻辑低电平而处于工作状态，第四晶体管集合6响应于输入时钟信号的逻辑高电平而处于工作状态。
42.第一晶体管集合3包括多个晶体管p，每个晶体管p的控制端都接收输入时钟信号，每个晶体管p的第一通路端都接入电源电压vdd，第二晶体管集合4包括与第一晶体管集合3数量相同的多个晶体管pc，晶体管pc的第一通路端与晶体管p的第二通路端一一对应连接，第一控制信号与每个晶体管pc的控制端连接，从而控制晶体管pc的导通与关断，晶体管pc的第二通路端为第一输出端。
43.第四晶体管集合6也包括与第一晶体管集合3数量相同的多个晶体管n，每个晶体管n的第一通路端接地电压，每个晶体管n的控制端接收输入时钟信号，第三晶体管集合5同样包括与第一晶体管集合3数量相同的多个晶体管nc，晶体管nc的第一通道端与晶体管n的第二通路端一一对应连接，第二控制信号与每个晶体管nc的控制端连接，从而控制晶体管nc的导通与关断，晶体管nc的第二通路端为第二输出端。
44.第一输入端与第二输入端都与反相器2连接，从而输出调节后的输出时钟信号。
45.传统的占空比调节电路的工作原理为通过第一控制信号及第二控制信号控制第二晶体管集合4和第三晶体管集合5的晶体管的导通数量来控制输入时钟信号的时钟沿的延迟时间从而调整时钟信号的占空比。
46.以图1中，第一晶体管集合3的晶体管数量为16个为例，第一晶体管集合3表示为p《15:0》，第二晶体管集合4表示为pc《15:0》，第三晶体管集合5表示为nc《15:0》，第四晶体管
集合6表示为n《15:0》。
47.通过设置第一控制信号及第二控制信号，可以控制第二晶体管集合4和第三晶体管集合5中晶体管的导通数量，其中，第二晶体管集合4中晶体管pc和第三晶体管集合5中晶体管nc的数量和为16。当第二晶体管集合4中晶体管pc和第三晶体管集合5中晶体管nc均有8个导通时，这时的输入时钟信号变0和变1具有相同的能力，输入和输出占空比不变，当第二晶体管集合4中晶体管pc和第三晶体管集合5中晶体管nc导通的个数不一致时，时钟变0和变1能力不一致，换句话说，输入时钟信号时钟沿的上升时间和下降时间不一致，反应到输出时钟信号时就为时钟信号的时钟占空比的变化。所以可以通过调节控制信号，调节第二晶体管集合4和第三晶体管集合5中晶体管的导通数量进而达到了调节输入时钟信号的时钟占空比的目的。
48.但是传统的占空比调节电路在调节输入时钟占空比时，随着控制信号的变化，每一步调节的占空比差距很多，时钟信号的线性度比不好，例如第二晶体管集合4中晶体管pc由一个导通到两个导通时调节的占空比要远远大于晶体管pc由15个导通到16个导通调节的占空比。因此传统的占空比调节电路存在无法精确得到所需占空比数值的问题。
49.为了解决上述传统的占空比调节电路存在的问题，本技术提出了一种占空比调节电路，请参阅图2，图2是本技术占空比调节电路第一实施例的结构示意图，如图2所示，本实施例的占空比调节电路100包括第一调节电路10及第二调节电路20。
50.第一调节电路10包括第一路径集合11和第二路径集合12；第二调节电路20包括第三路径集合21和第四路径集合22；其中，第一路径集合11、第二路径集合12、第三路径集合21和第四路径集合22分别包括多个可导通路径，第一路径集合11和第四路径集合22分别接收第一控制信号和第二控制信号以控制第一路径集合中导通的第一路径的数量和第四路径集合中导通的第四路径的数量，从而调整输出时钟信号的占空比。
51.第二路径集合12和第三路径集合21工作时，第二路径集合12中导通的第二路径的数量和第三路径集合21中导通的第三路径的数量固定，第一路径集合11和第三路径集合21响应于输入时钟信号的逻辑低电平而处于工作状态，第一路径集合11中导通的第一路径配合第三路径集合21中固定数量导通的第三路径工作；第四路径集合和第二路径集合响应于输入时钟信号的逻辑高电平而处于工作状态，第四路径集合22中导通的第四路径配合第二路径集合12中固定数量导通的第二路径工作，以提高输出时钟信号的线性度。
52.第一路径集合11、第二路径集合12、第三路径集合21和第四路径集合22分别包括多个可导通路径。在本实施例中第一路径集合11、第二路径集合12、第三路径集合21和第四路径集合22可以为多个晶体管，在其他实施例中，第一路径集合11、第二路径集合12、第三路径集合21和第四路径集合22也可以为其他开关元件，只需满足上述条件即可，在此不作限定。
53.区别于现有技术的情况，本技术通过设置第一调节电路10及第二调节电路20来对输入时钟信号进行占空比调节，其中，第一调节电路10包括第一路径集合11和第二路径集合12，第二调节电路20包括第三路径集合21和第四路径集合22，每个调节路径集合包括多个导通路径，本技术通过控制第一路径集合11及第四路径集合22的导通路径数量调整输出时钟信号的占空比，通过固定导通路径数量的第二路径集合12及第三路径集合21分别配合第四路径集合22及第一路径集合11从而提高输出时钟信号的线性度，从而精确地控制输出
时钟信号的占空比。
54.可选地，请参阅图3，图3是本技术占空比调节电路第二实施例的结构示意图。如图3所示，第一路径集合11包括m个第一路径，第四路径集合22包括m个第四路径；第二路径集合12包括n个第二路径，第三路径21包括n个第三路径，m和n分别为自然数，且n小于m。
55.第一路径集合11响应于输入时钟信号的逻辑低电平处于工作状态下导通的第一路径的数量与第四路径集合22响应于输入时钟信号的逻辑高电平处于工作状态下导通的第四路径的数量之和为m。
56.其中，n等于m/2或者靠近m/2的自然数。
57.本技术的占空比调节电路100在调节时钟信号的占空比时，通过第一控制信号选择导通第一路径集合11中m个第一路径中的x个第一路径的数量，其中，x为自然数，x《＝m。通过第二控制信号导通第四路径集合22中(m-x)个第四路径的数量，本技术通过控制第一路径集合11的第一路径的导通数量x与第四路径集合22中第四路径的导通数量来调整输出时钟信号的占空比。
58.以m等于32为例，当第一路径集合11的第一路径的导通数量与第四路径集合22中第四路径的导通数量都为16个导通时，输入时钟信号变0和变1的能力相同，导致输入时钟信号经过占空比调节电路100后具有相同的上升时间和下降时间，则输出时钟信号的占空比不变，当第一路径集合11的第一路径的导通数量与第四路径集合22中第四路径的导通数量不一致时，输入时钟信号变0和变1的能力不同，导致输入时钟信号经过占空比调节电路100后的上升时间和下降时间不一致，从而到达调节时钟信号占空比的目的。
59.第二路径集合12和第三路径集合21都包括n个第二路径，第二路径集合12和第三路径集合21工作时，第二路径集合12中导通的第二路径的数量和第三路径集合21中导通的第三路径的数量固定，都为n个。
60.当输入时钟信号为逻辑低电平时，第一路径集合11与第三路径集合21都处于工作状态，第一路径集合11中导通的x个第一路径的配合第三路径集合21中n个导通的第三路径工作。
61.当输入时钟信号为逻辑高电平时，第二路径集合12与第四路径集合22都处于工作状态，第四路径集合22中导通的(m-x)个第四路径的配合第二路径集合12中n个导通的第二路径工作。
62.当第一路径集合11中导通的第一路径的数量x及第四路径集合22中导通的(m-x)个第四路径发生变化时，由于第二路径集合12中n个导通的第二路径及第三路径集合21中n个导通的第三路径，每次调节x时，时钟信号的占空比差距不大，第二路径集合12中n个导通的第二路径及第三路径集合中21中n个导通的第三路径的配合使最终的输出时钟信号经过拟合，使得每次调节x时其占空比相差不大，提高了输出时钟信号的线性度，从而显著提高时钟占空比可实现的分辨率。
63.可选地，如图3所示，第一路径集合11中每条第一路径包括第一晶体管111及第二晶体管112。
64.第一晶体管111的第一通路端连接电源电压vdd，其控制端用于接收输入时钟信号；第二晶体管112的第一通路端连接第一晶体管111的第二通路端，其控制端用于接收第一控制信号，其第二通路端连接第一输出端；其中，基于每条第一路径中的第一晶体管111
接收的输入时钟信号处于逻辑低电平，第一路径集合11处于工作状态；基于每条第一路径中的第二晶体管112接收的第一控制信号，调节第一路径集合11中导通的第一路径的数量。
65.如图3所示，第一路径集合11的p1《m:1》表示m个第一晶体管111并联，每一个第一晶体管111的第一通路端都连接电源电压vdd，其控制端都用于接收输入时钟信号，第一路径集合11的pc1《m:1》表示m个第二晶体管112并联，其中m个第二晶体管112的第一连接端与m个第一晶体管111的第二连接端一一对应连接，每一个第二晶体管112的控制端接收第一控制信号，通过第一控制信号调节第一路径集合11的导通的第一路径的数量。
66.在本实施例中，第一路径集合11工作时，第一控制信号可以为与第二晶体管112数量相同的多个脉冲信号，当脉冲信号处于逻辑低电平时，第二晶体管112处于导通状态，此时第一路径集合11的该条第一路径为导通状态，当脉冲信号处于逻辑高电平时，第二晶体管112处于关断状态，此时第一路径集合11的该条第一路径为关断状态。在其他实施例中，第一控制信号也可以为一个脉冲信号，通过一个脉冲信号控制多个第二晶体管112的导通与关断。
67.第一晶体管111及第二晶体管112在本实施例中可以为pmos管，在其他实施例中，也可以为其他开关元件在此不作限定。
68.可选地，请参阅图3，第二路径集合12中每条第二路径包括第三晶体管121及第四晶体管122。
69.第三晶体管121的第一通路端连接第一输出端，其控制端用于接收第一工作电源v1；第四晶体管122的第一通路端连接第三晶体管121的第二通路端，其控制端用于接收输入时钟信号，其第二通路端用于接收地电压；其中，基于每条第二路径中的第四晶体管122接收的输入时钟信号处于逻辑高电平，第二路径集合12处于工作状态；基于每条第二路径中的第三晶体管121接收的第一工作电源，第二路径集合12处于工作状态下导通的第二路径为所有第二路径。
70.如图3所示，第二路径集合12的nc1《n:1》表示n个第三晶体管121并联，每一个第三晶体管121的第一通路端都连接第一输出端，其控制端都用于接收第一工作电源v1，第一工作电源v1使n个第三晶体管121都处于导通状态。第二路径集合12的n1《m:1》表示n个第四晶体管122并联，其中n个第四晶体管122的第一连接端与n个第三晶体管121的第二连接端一一对应连接，每一个第四晶体管122的控制端接收输入时钟信号，基于每一个第四晶体管122接收的输入时钟信号处于逻辑高电平，第二路径集合12处于工作状态，当第二路径集合12处于工作状态下时，导通的第二路径为所有第二路径。
71.第三晶体管121及第四晶体管122在本实施例中可以为nmos管，在其他实施例中，也可以为其他开关元件在此不作限定。
72.可选地，请参阅图3，第三路径集合21中每条第三路径包括第五晶体管211及第六晶体管212。
73.第五晶体管211的第一通路端连接电源电压vdd，其控制端用于接收输入时钟信号；第六晶体管212的第一通路端连接第五晶体管211的第二通路端，其控制端用于接收第二工作电源v2，其第二通路端连接第二输出端；其中，基于每条第三路径中的第五晶体管211接收的输入时钟信号处于逻辑低电平，第三路径集合21处于工作状态；基于每条第三路径中的第六晶体管212接收的第二工作电源v2，第三路径集合21处于工作状态下导通的第
三路径为所有第三路径。
74.如图3所示，第三路径集合21的p2《n:1》表示n个第五晶体管211并联，每一个第五晶体管211的第一通路端都连接电源电压vdd，其控制端都用于接收输入时钟信号。第三路径集合21的pc2《n:1》表示n个第六晶体管212并联，其中n个第六晶体管212的第一连接端与n个第五晶体管211的第二连接端一一对应连接，每一个第六晶体管212的控制端接收第二工作电源v2，第二工作电源v2使n个第六晶体管212都处于导通状态。基于每一个第五晶体管211接收的输入时钟信号处于逻辑低电平，第三路径集合21处于工作状态，当第三路径集合21处于工作状态下时，导通的第三路径为所有第三路径。
75.第五晶体管211及第六晶体管212在本实施例中可以为pmos管，在其他实施例中，也可以为其他开关元件在此不作限定。
76.可选地，请参阅图3，第四路径集合22中每条第四路径包括第七晶体管221及第八晶体管222。
77.第七晶体管221的第一通路端连接第二输出端，其控制端用于接收第二控制信号；第八晶体管222的第一通路端连接第七晶体管221的第二通路端，其控制端用于接收输入时钟信号，其第二通路端连接接收地电压；其中，基于每条第四路径中的第八晶体管222接收的输入时钟信号处于逻辑高电平，第四路径集合22处于工作状态；基于每条第四路径中的第七晶体管221接收的第二控制信号，调节第四路径集合22中导通的第四路径的数量。
78.如图3所示，第四路径集合22的nc2《m:1》表示m个第七晶体管221并联，每一个第七晶体管221的第一通路端都连接第二输出端，其控制端都用于接收第二控制信号，第四路径集合22的n2《m:1》表示m个第八晶体管222并联，其中m个第八晶体管222的第一连接端与m个第七晶体管221的第二连接端一一对应连接，每一个第八晶体管222的控制端接收输入时钟信号，通过第二控制信号调节第四路径集合22的导通的第四路径的数量。
79.在本实施例中，第四路径集合22工作时，第二控制信号可以为与第七晶体管221数量相同的多个脉冲信号，当脉冲信号处于逻辑高电平时，第七晶体管221处于导通状态，此时第四路径集合22的该条第四路径为导通状态，当脉冲信号处于逻辑低电平时，第七晶体管221处于关断状态，此时第四路径集合22的该条第四路径为关断状态。在其他实施例中，第二控制信号也可以为一个脉冲信号，通过一个脉冲信号控制多个第七晶体管221的导通与关断。其中，第一控制信号与第二控制信号相互配合，是第一路径集合11中第一路径导通数量与第四路径集合中第四路径的导通数量之和为m。
80.第七晶体管221及第八晶体管222在本实施例中可以为nmos管，在其他实施例中，也可以为其他开关元件在此不作限定。
81.可选地，请参阅图3，本实施的占空比调节电路100包括缓冲器30及反相器40，本实施例中第一调节电路10和第二调节电路20分别通过缓冲器30而接收输入时钟信号，和/或通过反相器40而输出输出时钟信号。
82.缓冲器30用于接收输入时钟信号，主要作用是将晶体或晶振产生的时钟信号进行复制、格式转换及电平转换。选对合适的时钟缓冲器30可以起到平替晶体或晶振以及降低成本的作用。
83.反相器40的接收通过第一调节电路10和第二调节电路20的输入时钟信号，将输入时钟信号的相位反转180度，从而使输出时钟信号clk_out的相位与clk_in的相位保持一
致。
84.可选地，请参阅图4，图4是本技术占空比调节电路第三实施例的结构示意图，如图4所示，本实施例的占空比调节电路100进一步包括至少一个虚设单元50，其中，占空比调节电路100通过改变虚设单元50的个数改变输出时钟信号的初始占空比。占空比调节电路100可以通过改变虚设单元50的个数可以改变自身结构的初始占空比，以防所需要并非50％的占空比。
85.在一应用场景中，请参阅图5，图5是本技术占空比调节电路与传统电路仿真结构对比示意图。在该应用场景中，将占空比调节电路100的第一路径集合11的第一路径数量及第四路径集合的22第四路径数量设置为32，将第二路径集合12的第二路径数量及第三路径集合的21第三路径数量设置为16时，图5中最中间线条为本技术占空比调节电路100的仿真结果。上下两根线条为两个不同传统结构占空比调节电路的仿真结果，图5中纵轴为占空比，横轴为第一控制信号的调节档位，其第一控制信号的调节档位指的是通过第一控制信号导通的路径的数量。
86.相较于传统结构占空比调节电路，当第一路径集合11的第一路径的导通数量由一个导通到两个导通时，这时第一调节电路10调节的占空比就比较大，而第二调节电路20中第四路径集合22中的第四路径导通个数由31个变成30个，这时第二调节电路20调节的占空比就比较小，然后第一调节电路10与第二调节电路20的第一输出端与第二输出端经过一个拟合，最终使得每次调节档位时调节的占空比相差不大，使输出时钟信号的线性度比较好，也就是显著提高了时钟信号占空比的分辨率。
87.请参阅图6，图6是本技术占空比调节电路与传统结构占比比调节步长对比示意图。图6为在2400兆赫兹时钟输入下传统占空比调节电路和本技术占空比调节电路100的每步调整步长随调节挡位的变化，横坐标为调节挡位，纵坐标变化量，单位为皮秒。可看到本技术占空比调节电路100的调节值一直很稳定维持在2皮秒附近，而传统结构在边缘挡位超过20皮秒。
88.区别于现有技术的情况，本技术通过设置第一调节电路10及第二调节电路20来对输入时钟信号进行占空比调节，其中，第一调节电路10包括第一路径集合11和第二路径集合12，第二调节电路20包括第三路径集合21和第四路径集合22，每个调节路径集合包括多个导通路径，本技术通过控制第一路径集合11及第四路径集合22的导通路径数量调整输出时钟信号的占空比，通过固定导通路径数量的第二路径集合12及第三路径集合21分别配合第四路径集合22及第一路径集合11从而提高输出时钟信号的线性度，从而精确地控制输出时钟信号的占空比。
89.本技术进一步提出一种芯片，请参阅图7，图7是本技术芯片一实施例的结构示意图，该芯片200包括上述任意一项的占空比调节电路100。
90.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。