一种应用于Serdes系统发送端的高速复用电路

一种应用于serdes系统发送端的高速复用电路
技术领域
1.本发明涉及电路复用器，特别涉及一种应用于serdes系统发送端的高速复用电路。


背景技术：

2.电路复用器是serdes系统中重要组成电路之一，它的作用是将多路低速信号复接成一路高速信号，其性能是决定整个数据传输系统性能特性的一个关键因素。
3.电路复用器有三种常见的结构，即串行、并行、树形结构。串行结构的特点是结构简单，容易实现预期功能；缺点是其工作速度容易受到限制。并行结构的电路复用器适用于阶数较低的情况，常见于2:1电路复接单元。对n:1的电路复用器来说，并联形式决定了其数目不能太多，较多的输入信号个数对每一个输入端来说负载电容就会很大，从而影响电路的工作速度，因此限制了并行结构n:1电路复用器在低功耗高速模拟电路和数模混合电路中的应用。树形结构的复接器工作在最高速的电路只是最后一级电路的复接器，其它电路均工作于较低的速度，所以树形结构的电路复接器功耗最小，但与之对应的其规模最大。


技术实现要素：

4.本发明的目的在于解决目前的电路复用器存在的结构简单时速度受限或者功耗较小时结构较大的技术问题，而提供一种应用于serdes系统发送端的高速复用电路，能够在实现预期电路复接功能的同时节省电路面积和功耗，满足更高的数据传输速度要求。
5.为了实现上述目的，本发明的技术解决方案如下：
6.一种应用于serdes系统发送端的高速复用电路，其特殊之处在于，包括m组并行的电路复用单元；
7.所述电路复用单元包括依次连接的k级复用电路，k为大于等于4的整数；
8.第一级复用电路中包含2
k-1
个2:1电路复用器，第i级复用电路中包含2
k-i
个2:1电路复用器，i＝1，
…
，k；第k级复用电路中包含1个2:1电路复用器；
9.第一级复用电路的2
k-1
个2:1电路复用器的输入端用于连接外部输入的2k路并行数据，输出端分别连接下一级复用电路的2
k-2
个2:1电路复用器的输入端；以此类推，第k级复用电路的2:1电路复用器的输入端分别连接第k-1级复用电路的2个2:1电路复用器的输出端，第k级复用电路的2:1电路复用器的输出端用于输出高速串行数据；
10.m组电路复用单元用于将外部输入的2k×
m路并行数据转化为m路高速串行数据输出。
11.进一步地，所述k级复用电路中第一级复用电路中的2:1电路复用器采用a型2:1电路复用结构；
12.所述a型2:1电路复用结构包括第一触发器dff1、第二触发器dff2、第一锁存器latch1和第一选择器sel1；
13.所述第一触发器dff1的时钟控制端口、第二触发器dff2的时钟控制端口、第一锁
存器latch1的时钟控制端口以及第一选择器sel1的时钟控制端口均用于连接时钟信号；
14.所述第一触发器dff1和第二触发器dff2的数据输入端用于连接外部输入的2路数据；第一触发器dff1的输出端连接第一锁存器latch1的输入端，第一锁存器latch1的输出端连接第一选择器sel1的一个输入端，第二触发器dff2的输出端连接第一选择器sel1的另一个输入端；第一选择器sel1的输出端连接下一级复用电路的输入端。
15.进一步地，所述第一触发器dff1、第二触发器dff2、第一锁存器latch1和第一选择器sel1的频率均与外部输入的并行数据信号频率相同。
16.进一步地，所述第一触发器dff1、第二触发器dff2以及第一锁存器latch1均为cmos结构，用于节省电路面积和功耗。
17.进一步地，所述k级复用电路中第二级复用电路至第k级复用电路的2:1电路复用器均采用b型2:1电路复用结构；
18.所述b型2:1电路复用结构包括第三触发器dff3、第二锁存器latch2以及第二选择器sel2；
19.所述第三触发器dff3的时钟控制端口、第二锁存器latch2的时钟控制端口以及第二选择器sel2的时钟控制端口均用于连接时钟信号；
20.所述第三触发器dff3和第二锁存器latch2的数据输入端分别用于连接上一级复用电路的其中两个输出端，用于输入2路数据；第三触发器dff3的输出端连接第二选择器sel2的一个输入端，第二锁存器latch2的输出端连接第二选择器sel2的另一个输入端；第2级至第k-1级复用电路的第二选择器sel2输出端连接下一级复用电路输的输入端，第k级的第二选择器sel2输出端用于输出高速数据。
21.进一步地，所述第三触发器dff3、第二锁存器latch2以及第二选择器sel2的频率均与上一级2:1电路复用器的输出信号频率相同。
22.进一步地，所述k级复用电路中第二级复用电路的第三触发器dff3和第二锁存器latch2均为cmos结构，用于节省电路面积和功耗；
23.所述k级复用电路中第三级复用电路至第k级复用电路的第三触发器dff3和第二锁存器latch2均为c2mos结构，用于满足电路更高速度的要求。
24.进一步地，所述m＝4；所述电路复用单元为16:1电路复用单元；
25.所述k＝4；所述第一级复用电路为16:8复用电路，第二级复用电路为8:4复用电路，第三级复用电路为4:2复用电路，第四级复用电路为2:1复用电路；
26.所述16:8复用电路包括8个并行的2:1电路复用器，8:4复用电路包括4个并行的2:1电路复用器，4:2复用电路包括2个并行的2:1电路复用器，2:1复用电路为2:1电路复用器。
27.进一步地，所述a型2:1电路复用结构和b型2:1电路复用结构均采用umc28nm工艺实现。
28.本发明的有益效果：
29.1、本发明提供的一种应用于serdes系统发送端的高速复用电路，属于高阶、高速度的复接器，在总体上采用树形结构，设置了m组并行的电路复用单元，且电路复用单元设置有k级复用电路，使本发明的复用电路在实现预期电路复接功能的同时满足了更高的数据传输速度要求，另外由于k级复用电路均采用多个并行的2:1电路复用器设计电路，节省了电路的面积和功耗。
30.2、本发明提供的一种应用于serdes系统发送端的高速复用电路，在工艺、电源电压以及温度变化的情况下，也能按照要求正确输出高速数据，满足更高的数据传输速度要求。
31.3、本发明提供的一种应用于serdes系统发送端的高速复用电路，第一级复用电路的2:1电路复用器采用a型2:1电路复用结构，第二级复用电路至第k级复用电路的2:1电路复用器均采用b型2:1电路复用结构，且将c2mos结构和cmos结构同时应用在本发明不同的复用电路中，在保证高速传输的同时，进一步节省了电路面积和功耗，降低了设计的复杂程度。
32.4、本发明提供的一种应用于serdes系统发送端的高速复用电路，以64:4高速复用电路为例，设置了4组并行的16:1电路复用单元，每组电路复用单元包括16:8复用电路、8:4复用电路、4:2复用电路以及2:1复用电路，且16:8复用电路设计了8组a型2:1电路复用结构，8:4复用电路、4:2复用电路以及2:1复用电路均设计了不同数量的多组b型2:1电路复用结构，最终实现了64路并行低速数据到4路高速数据的转换。
附图说明
33.图1为本发明一种应用于serdes系统发送端的高速复用电路实施例的结构示意图；
34.图2为本发明实施例中a型2:1电路复用结构的电路结构图；
35.图3为本发明实施例中b型2:1电路复用结构的电路结构图；
36.图4为本发明实施例的输入时钟信号时序关系图；
37.图5为本发明一种实施例64:4复用电路的输出信号曲线与verilog-a语言对本实施例64:4复用电路建模后输出仿真曲线对比图。
具体实施方式
38.为使本发明的优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。
39.如图1所示，一种应用于serdes系统发送端的高速复用电路，用于将64路低速并行数据转换为4路高速数据，其包括4组并行的电路复用单元，本实施例中电路复用单元为16:1电路复用器。16:1电路复用器包括依次连接的16:8复用电路、8:4复用电路、4:2复用电路以及2:1复用电路。其中，16:8复用电路包括8组并行的2:1电路复用器，8:4复用电路包括4组并行的2:1电路复用器，4:2复用电路包括2组并行的2:1电路复用器，2:1复用电路为1组2:1电路复用器。优选的，16:8复用电路中的8组2:1电路复用器为a型2:1电路复用结构，8:4复用电路中的4组2:1电路复用器、4:2复用电路中的2组2:1电路复用器以及2:1复用电路中的1组2:1复用电路均为b型2:1电路复用结构。a型2:1电路复用结构如图2所示，具体包括第一触发器dff1、第二触发器dff2、第一锁存器latch1和第一选择器sel1。第一触发器dff1、第二触发器dff2、第一锁存器latch1以及第一选择器sel1的工作频率与其外部输入的并行数据信号频率均相同，因此，第一触发器dff1的时钟控制端口、第二触发器dff2的时钟控制端口、第一锁存器latch1的时钟控制端口以及第一选择器sel1的时钟控制端口均连接同一时钟信号，本实施例中为clk625m；第一选择器sel1的延迟时间为当前时钟周期的1/4。优选
的，第一触发器dff1、第二触发器dff2、第一锁存器latch1均为cmos结构。b型2:1电路复用结构如图3所示，具体包括第三触发器dff3、第二锁存器latch2以及第二选择器sel2，其中第三触发器dff3、第二锁存器latch2以及第二选择器sel2的工作频率与其输入信号频率相同，因此，同一级复用单元中的第三触发器dff3的时钟控制端口、第二锁存器latch2的时钟控制端口以及第二选择器sel2的时钟控制端口均连接同一时钟信号；第二选择器sel2的延迟时间为当前时钟周期的1/4。本实施例中，8:4复用电路的时钟信号为clk1.25gd，4:2复用电路的时钟信号为clk2.5gd，2:1复用电路的时钟信号为clk5gd。优选的，8:4复用电路中的第三触发器dff3和第二锁存器latch2为cmos结构，节省了电路面积和功耗；4:2复用电路和2:1复用电路中第三触发器dff3和第二锁存器latch2均为c2mos结构，满足了电路更高的速度要求；c2mos结构和cmos结构应用在本发明不同复用电路的中，在保证高速传输的同时，进一步节省了电路面积和功耗，降低了设计的复杂程度。
40.以4组并行的电路复用单元中的一组为例，其连接关系为：16:8复用电路中8个2:1电路复用器的第一触发器dff1和第二触发器dff2的数据输入端用于连接外部输入的16路数据，每个2:1电路复用器接收相应的2路；第一触发器dff1的输出端连接第一锁存器latch1的输入端，第一锁存器latch1的输出端连接第一选择器sel1的一个输入端，第二触发器dff2的输出端连接第一选择器sel1的另一个输入端，16:8复用电路中2个2:1电路复用器的第一选择器sel1的输出端分别连接8:4复用电路中相应的第三触发器dff3和第二锁存器latch2的数据输入端，8:4复用电路中第三触发器dff3的输出端连接第2个二选择器sel2的一个输入端，第二锁存器latch2的输出端连接第二选择器sel2的另一个输入端，8:4复用电路中的2个2:1电路复用器的第二选择器sel2的输出端分别连接4:2复用电路中相应的第三触发器dff3和第二锁存器latch2的数据输入端，4:2复用电路中第三触发器dff3的输出端连接第二选择器sel2的一个输入端，第二锁存器latch2的输出端连接第二选择器sel2的另一个输入端，4:2复用电路中的2个第二选择器sel2的输出端分别连接2：1复用电路中相应的第三触发器dff3和第二锁存器latch2的数据输入端，2:1复用电路中2:1电路复用器的第三触发器dff3的输出端连接第二选择器sel2的一个输入端，第二锁存器latch2的输出端连接第二选择器sel2的另一个输入端，第二选择器sel2的输出端同时作为16:1电路复用器的输出端输出高速数据。4组16:1电路复用器并行输出，实现了64:4的复用电路输出。本实施例中复用电路采用umc 28nm工艺实现。
41.工作时，4路输入时钟信号，即clk625m、clk1.25gd、clk2.5gd以及clk5gd分别接入16:8复用电路、8:4复用电路、4:2复用电路和2:1复用电路中以保证其正常工作，如图4所示，为4路输入时钟信号的时序与相位要求。当系统输入一个64路并行的625mbps低速数据时，64路并行的625mbps低速通过4个并行的16:1电路复用器进行传输，每个16:1电路复用器的输入端输入16路并行的625mbps低速数据。16路并行的625mbps低速数据输入16:8复用电路中8个并行的2:1电路复用器中转化产生8路速率1.25gbps的并行数据；8路速率1.25gbps的并行数据输入8:4复用电路中4个并行的2:1电路复用器中转化产生4路速率2.5gbps的并行数据；4路速率2.5gbps的并行数据输入4:2复用电路中2个并行的2:1电路复用器中转化产生2路速率5gbps的并行数据；2路速率5gbps的并行数据输入2:1复用电路中的2:1电路复用器中转化产生1路10gbps的高速数据；4组并行的16:1电路复用器输出4组10gbps的高速数据并行产生40gbps的高速数据。
42.以下通过本实施例的64:4复用电路的输出信号曲线与verilog-a语言对本实施例64:4复用电路建模后输出仿真曲线作对比，以验证本发明一种应用于serdes系统发送端的高速复用电路的实现效果。
43.如图5所示，其中曲线1为verilog-a语言对本实施例64:4复用电路建模后的仿真输出曲线，曲线2为本实施例64:4复用电路的输出信号曲线。结果表明，在不同工艺角(工艺角：tt,ff,ss)，温度范围0℃～85℃条件下，本发明的本实施例的64:4电路复用器实现了将64路并行低速数据到4路高速数据的转换。在本发明的其他实施例中可以根据具体的输入数据对m和k的值进行调整，完成数据高速传输。
44.本发明属于高阶、高速度的复接器，在总体上采用树形结构，设置了m组并行的电路复用单元，且电路复用单元设置有k级复用电路，使数据在正确传输的同时提高了数据传输速度；同时结合a型2:1电路复用结构和b型2:1电路复用结构，节省了电路的面积和功耗，降低了电路的复杂程度。
45.以上所述，仅用以说明本发明的技术方案，而非对其限制，对于本领域的普通专业技术人员来说，可以对上述实施例所记载的具体技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明所保护技术方案的范围。