一种避免谐波锁定的亚采样锁相环电路的制作方法

本发明属于半导体集成电路领域，具体涉及一种避免谐波锁定的亚采样锁相环电路。

背景技术：

1、5g、6g通信技术和相控阵雷达的持续发展，对时钟系统提出了越来越高的要求，特别是超低抖动以及阵列时钟同步的需求，是业界研究的热点，单个时钟同步的成本和功耗的微小增加在大规模时钟阵列同步面前都会被放大数百乃至数千倍。现有技术中，为降低带内噪声和功耗，文献“xiang g , klumperink e , bohsali m , et al. a 2.2ghz7.6mw sub-sampling pll with -126dbc/hz in-band phase noise and 0.15psrmsjitter in 0.18µm cmos[c]// ieee international solid-state circuitsconference. ieee, 2009.”提出了亚采样型锁相环电路架构；后经历了十余年发展，演变出全数字架构以及数模融合架构，文献“wu w , yao c w , guo c , et al. a 14-nmultra-low jitter fractional-n pll using a dtc range reduction technique and areconfigurable dual-core vco[j]. ieee journal of solid-state circuits, 2021(56-12).”中在14nm基于dtc实现了基于亚采样锁相环技术的超低噪声时钟系统。然而亚采样锁相环受结构影响极易锁定在压控振荡器的谐波频率上，从而导致错误输出，传统结构往往需要添加额外的锁频环解决此问题。上述文献均采用额外的鉴频鉴相器pfd与电荷泵cp以辅助锁定，该类结构显而易见不仅增加了电路面积而且需要在亚采样（sub-sampling）和鉴频鉴相器与电荷泵两个路径之间进行切换，同时需要特别考虑环路稳定性问题。此外基于计数器型的辅助锁频环可解决亚采样的谐波锁定问题，但当系统从锁定到失锁到锁定的过程中，数字环路和模拟环路的切换会导致很长的重锁relock时间，因此高频计数器也造成了功耗增加。

2、大规模时钟阵列同步不仅对单个时钟产生电路的噪声提出更高的要求，而且对单个时钟电路的功耗和成本也提出了限制，单个时钟电路功耗微弱的增加都会被大规模阵列以数百倍放大，从而造成系统发热，引发芯片失效问题。

3、由此可见，面对大规模时钟同步阵列，现有亚采样（sub-sampling）型锁相环需要额外的高频计数器或鉴频鉴相器与电荷泵避免谐波锁定，这不仅造成了额外的面积和功耗浪费，而且增加了电路复杂性。因此以较低成本和功耗解决大规模时钟阵列同步问题是本领域技术人员亟待解决的技术问题。

技术实现思路

1、本发明设计了一种避免谐波锁定的亚采样锁相环电路，解决了现有亚采样型锁相环需要额外的高频计数器或鉴频鉴相器与电荷泵来避免谐波锁定，造成了额外的面积和功耗浪费，增加了电路复杂性的问题。

2、为解决上述技术问题，本发明采用以下技术方案：

3、一种避免谐波锁定的亚采样锁相环电路，包括谐波抑制采样电荷泵模块、滤波器模块和压控振荡器模块，谐波抑制采样电荷泵模块的输入端作为亚采样锁相环电路的输入端，参考时钟信号fref、以及差分信号vcop和vcon分别接入谐波抑制采样电荷泵模块的输入端，谐波抑制采样电荷泵模块的输出端输出信号iout并接入滤波器模块的输入端，滤波器模块的输出端接入压控振荡器模块的输入端，压控振荡器模块的输出端输出差分信号作为接入谐波抑制采样电荷泵模块输入端的差分信号vcop和vcon，并且所述压控振荡器模块的输出信号vcop和vcon作为亚采样锁相环电路的最终输出，同时差分信号vcop和vcon与参考时钟信号fref相位同步。

4、作为本发明的一种优选技术方案，所述谐波抑制采样电荷泵模块包括亚采样相位比较单元、开关电容频率比较单元和电荷泵单元；参考时钟信号fref、差分信号vcop和vcon分别接入亚采样相位比较单元，亚采样相位比较单元输出端分别输出信号vsamp和vsamn；参考时钟信号fref、差分信号vcop分别接入开关电容频率比较单元，开关电容频率比较单元输出端分别输出信号fcmn和fcmp；信号vsamp和vsamn、以及信号fcmn和fcmp分别接入电荷泵单元，电荷泵单元输出端输出信号iout。

5、作为本发明的一种优选技术方案，所述亚采样相位比较单元包括开关s1、开关s2、电容c1和电容c2；开关s1一端接压控振荡器模块输出的差分信号vcop，开关s2的一端接压控振荡器模块输出的差分信号vcon，开关s1的另一端作为亚采样相位比较单元的第一输出端输出信号vsamp，开关s2的另一端作为亚采样相位比较单元的第二输出端输出信号vsamn，开关s1和s2均基于参考时钟信号fref控制开合，电容c1的一端接开关s1的另一端，电容c2的一端接开关s2的另一端，电容c1、c2的另一端接地。

6、作为本发明的一种优选技术方案，所述开关电容频率比较单元包括晶体管m17、晶体管m18、开关s3、开关s4、开关s5、开关s6、电容c3、电容c4、非交叠时钟产生电路n1、非交叠时钟产生电路n2；

7、晶体管m17和晶体管m18的源极均接电源vdd，晶体管m17和晶体管m18的栅极均接偏置电压vbp，晶体管m17的漏极接开关s3的一端，晶体管m18的漏极接开关s5的一端，开关s4的一端接电容c3的一端，开关s4的另一端接开关s3的另一端，开关s6的一端接电容c4的一端，开关s6的另一端接开关s5的另一端，电容c3和电容c4的另一端均接地，开关s3、开关s4由非交叠时钟产生电路n2控制开合，开关s5、开关s6由非交叠时钟产生电路n1控制开合，非交叠时钟产生电路n2输入为参考时钟信号fref，非交叠时钟产生电路n1输入为差分信号vcop，晶体管m17的漏极作为开关电容频率比较单元的第一输出端输出信号fcmn、晶体管m18的漏极作为开关电容频率比较单元的第二输出端输出信号fcmp。

8、作为本发明的一种优选技术方案，所述电荷泵单元包括晶体管m0、晶体管m1、晶体管m2、晶体管m3、晶体管m4、晶体管m5、晶体管m6、晶体管m7、晶体管m8、晶体管m9、晶体管m10、晶体管m11、晶体管m12、晶体管m13、晶体管m14、晶体管m15、晶体管m16、开关s7、开关s8、开关s9、开关s10，

9、晶体管m0的栅极接偏置电压vbp，晶体管m0的漏极分别接晶体管m1的源极、晶体管m2的源极、晶体管m3的源极、晶体管m4的源极，晶体管m1的栅极接信号vsamp，晶体管m2的栅极接信号fcmp，晶体管m1和晶体管m2的漏极连接后分别与晶体管m5的漏极、晶体管m6的栅极连接，晶体管m5的栅极接偏置电压vbn，晶体管m5的源极接晶体管m6的漏极；

10、晶体管m3的栅极接信号fcmn，晶体管m4的栅极接信号vsamn，晶体管m3和晶体管m4的漏极连接后分别与晶体管m7的漏极、晶体管m8的栅极连接，晶体管m7的栅极接偏置电压vbn，晶体管m7的源极接晶体管m8的漏极；

11、晶体管m10的栅极接晶体管m8的栅极，晶体管m10的漏极接晶体管m9的源极，晶体管m9的栅极接偏置电压vbn，晶体管m9的漏极分别连接晶体管m11的栅极、晶体管m12的漏极、晶体管m13的栅极，晶体管m12的源极接晶体管m11的漏极；

12、晶体管m13的漏极接晶体管m14的源极，晶体管m14的漏极分别与开关s7的一端、开关s9的一端连接，晶体管m14的栅极接晶体管m12的栅极，开关s7的另一端接开关s8的一端，开关s9的另一端接开关s10的一端，晶体管m15的漏极分别与开关s8的另一端、开关s10的另一端连接，晶体管m15的栅极接偏置电压vbn，晶体管m15的源极与晶体管m16的漏极连接，晶体管m16的栅极接晶体管m6的栅极，晶体管m0的源极、晶体管m11的源极、晶体管m13的源极接电源vdd；晶体管m6的源极、晶体管m8的源极、晶体管m10的源极、晶体管m16的源极接地；开关s7和开关s10由信号pul控制开合，开关s9和开关s8由信号pulb控制开合，信号pul和pulb由参考时钟信号fref通过脉冲发生器模块产生；开关s10的一端作为电荷泵单元的输出端输出信号iout。

13、本发明的有益效果是：本发明提供了一种避免谐波锁定的亚采样锁相环电路，包括：谐波抑制采样电荷泵模块、滤波器模块、压控振荡器模块。本发明无需额外的高频计数器，无需额外的辅助鉴频鉴相器和辅助电荷泵，仅由少量开关和电容即可解决传统亚采样锁相环所面临的谐波锁定问题，降低带内噪声的同时，有效降低了面积和功耗，具有简单、可靠的特点。本发明将谐波抑制功能直接嵌入进采样电荷泵，避免了锁频、锁相来回切换，简化了锁相环路与谐波抑制环路来回切换的复杂性，降低环路的动态参数变化和复杂性；并且该结构仅需开关和电容以很小的代价即可实现，易于移植和集成，提高产品技术移植和开发效率。