一种非易失半导体存储器及其制备方法

本发明涉及半导体存储器领域，特别涉及一种非易失半导体存储器及其制备方法。

背景技术：

1、随着半导体工业的发展与专用化硬件、物联网等嵌入式应用的普及，工业对非易失性存储器功耗、速度、存储密度、可靠性、耐擦写能力等性能要求不断提高。传统非易失半导体存储器由于写入电压较高、写入速度较慢、耐擦写性较差而难以满足需求。铁电场效应晶体管(fefet)用铁电薄膜替代mosfet结构中的栅氧化物，以利用铁电薄膜的极化调节沟道导通、关断状态；通过在栅极施加不同极性的电压，可控制铁电层剩余极化在两种方向间切换，达到存储“0”与“1”的目的。fefet具有擦写速度快、工作电压低、存储密度高、非破坏性读出和反复擦写能力强等优点。然而，传统结构的fefet仍存在如下两方面问题：

2、(一)传统1t结构的fefet存储器存在写串扰，导致存在存储密度与可靠性问题。即传统存储阵列编程操作需栅极(字线)、漏极(位线)同时施加电压，因此在交叉阵列结构中可单独选中并编程特定字线、位线交叉处的存储单元。相比之下，1t结构的fefet由于编程操作仅受栅极相对沟道的电压控制，自身无法实现交叉选中，构建交叉阵列结构时需要额外的选通器件，导致集成密度降低。常见的处理方式是将栅极与位线通过额外的晶体管或传输门相连接，并通过字线控制该晶体管或传输门的开关。此方法虽然可以实现交叉选中、避免写串扰，但每个存储单元需要两个或三个晶体管，降低了存储密度。另外一类设计通过向源极、漏极、衬底施加电压改变栅极与沟道间的电压差，使得只有被选中的存储单元电压差大于极化阈值，实现操作功能。此方法虽然在实现交叉阵列结构的同时维持了存储密度，但无法完全消除写串扰问题。由于未被选中的存储单元的铁电层也会承受一定电场，其极化状态可能改变，存储的数据可能失效，造成数据可靠性降低。

3、(二)潜在的泄漏电流使存储器数据可靠性降低、功耗增大。由于fefet阈值电压波动性较强且铁电层极化方向向下时器件阈值电压较低；阈值电压偏移可能导致极化方向向下的fefet阈值电压低于0v，在未被选中时保持开启状态，显著增大泄漏电流，造成可靠性变差、功耗增加。为减轻泄漏电流影响，fefet存储器设计中常采用较高的阈值电压。然而，较高阈值电压使得读取数据时栅极电压同样较高，这会在铁电层中引起较强电场，干扰铁电层极化状态；即读取数据时相应存储单元将被弱编程。因此，采用较高阈值电压也无法有效提升存储器可靠性。

技术实现思路

1、本发明的目的在于提出一种非易失半导体存储器及其制备方法，该存储器可实现无选通器件的随机写入，存储密度高，且改善了写串扰、泄漏电流、读干扰等问题；可靠性强、数据保持特性好、工作电压低、功耗较低、擦写速度快、耐擦写能力强。

2、本发明具体的技术方案如下：

3、一种非易失半导体存储器，其特征在于，包括衬底、控制栅、存储栅、源区和漏区，衬底位于最下方，具有第一掺杂类型；衬底上方设有源、漏区，源、漏区掺杂为与衬底掺杂类型相反的第二掺杂类型；所述源、漏区之间的区域为沟道，所述沟道中间位置设有隔离区，所述沟道区分为沟道区一和沟道区二，所述控制栅覆盖沟道区一，控制栅下表面与沟道区一上表面间为栅介质，在沟道区二上方覆盖铁电层，所述铁电层为具有铁电特性的材料构成的薄膜，存储栅位于铁电层正上方，控制栅连接字线，漏区连接位线，源区通过共源线接地，衬底接地，控制存储栅的电压改变铁电层电场，使用铁电层极化状态存储“0”、“1”。具体使用时，源极与衬底可保持接地。控制栅电压vcg控制铁电层下的沟道是否通过源极接地，与漏极共同控制铁电层下沟道表面电势，进而调控铁电层上下两端电势差。vcg低于阈值电压时，cg下沟道关断，mg下沟道与源极分离；mg下的沟道开启时，其表面电势接近漏极电压vd。存储栅电压vmg控制其下铁电层电场，调控铁电层极化状态，实现擦写操作。使用铁电层极化状态存储“0”、“1”可加快擦写速度，降低工作电压，提升可靠性与耐擦写能力。当漏极、存储栅接相同正电压vd＝vmg时，铁电层上下两端电压相同，内部电场被屏蔽，极化状态不随mg栅压改变。vcg高于阈值电压时，cg下沟道开启，mg下沟道通过源极接地；mg下的沟道开启时，主要部分的表面电势接近源极电压0v。存储栅电压vmg降落在铁电层上，在铁电层上引起电场，使铁电层极化状态根据mg栅压变化。写入操作中保持vd＝vmg，vcg便可控制vd＝vmg是否改变铁电层极化状态，实现交叉选中，消除写串扰。同时，vcg低于阈值电压时，cg下沟道关断，切断泄漏电流。即使mg阈值电压小于0v，器件未被选中时vcg为0，仍不产生较大泄漏电流。

4、进一步，所述衬底材料可以采用硅、锗、氮化镓、砷化镓、砷化铟、磷化铟、碳化硅、锑化铟、铟镓锌氧、铟铝锌氧、铟锡锌氧、ito铟锡氧、有机材料或柔性材料及以上材料的组合。

5、进一步，所述铁电层材料可以采用氧化铪、掺杂的氧化铪、氧化锆、铪锆氧、铪铝氧、铪镧氧、钛酸铅、pzt、sbt或blt中任意一种材料的单层或多种材料组合的多层。

6、进一步，所述存储栅或控制栅可以采用掺杂的多晶硅、钽、钕、氮化钛、氮化钨、氮化钽或金属硅化物。

7、进一步，所述栅介质可以采用一层或多层二氧化硅、氮化硅；或二氧化钛、氧化铪、三氧化二铝、氧化钽、氧化镧。

8、进一步，所述电介质缓冲层可以采用一层或多层二氧化硅、氮化硅、氧化铝、氧化铪、hfalo、hfsio、ta2o5或tasio。

9、进一步，所述侧墙隔离可以采用一层或多层二氧化硅、氮化硅，或常见化合物、有机物复合隔离材料。

10、本发明进一步提供了非易失半导体存储器的制备方法，包括如下步骤：

11、1)通过扩散、离子注入等方式形成衬底掺杂与沟道区一、沟道区二的掺杂；

12、2)利用lpcvd、pecvd、hdp-cvd、ald淀积技术形成控制栅的栅介质；

13、3)利用原子层淀积、物理汽相淀积、低压化学气相淀积、等离子体化学淀积技术淀积铁电层材料；

14、4)利用低压化学气相淀积、等离子体化学淀积技术淀积存储栅材料；

15、5)在沟道区二位置利用光刻在光刻胶上定义存储栅与铁电层图形，利用湿法刻蚀、反应离子刻蚀技术图形化，随后去除光刻胶；

16、6)利用lpcvd、pecvd、hdp-cvd化学气相淀积、物理气相淀积、原子层淀积控制栅材料；

17、7)使用化学机械抛光平坦化；

18、8)在沟道区一位置利用光刻在光刻胶上定义出控制栅图形，利用反应离子刻蚀技术图形化，随后去除光刻胶，形成控制栅；

19、9)使用扩散、离子注入掺杂工艺重掺杂，掺杂类型与1)步骤中衬底掺杂类型相反，形成源、漏区与沟道的隔离区。

20、本发明的技术效果如下：

21、1)利用cg实现了编程时的交叉选中，无需额外晶体管或传输门实现选通，存储密度高；编程时无写串扰，可靠性强。

22、2)利用cg切断泄漏电流，可靠性强、功耗低。

23、3)可采用较低阈值电压、操作电压与读电压；且读操作对数据影响减小，可靠性增强。

24、4)利用铁电层极化状态存储数据，与传统非易失存储器相比工作电压与功耗低、擦写速度快、耐擦写能力较强、数据保持特性良好。