电平转换电路的制作方法

本发明是关于集成电路领域，特别是关于一种电平转换电路。

背景技术：

1、如图1所示，在电子设备或系统中，广泛使用集成电路芯片；不同的芯片chip1…chip2通常工作在不同的电源电压下，因此需要在不同的芯片之间采用电平转换电路levelshifter。电平转换电路level shifter将信号从一个电源域转换到另一个电源域，广泛应用于i2c总线、spi、sd卡、sim卡等电路和系统中。一般双向电平转换电路需要有方向控制信号，来确定信号传输的方向，从而提高了电路的复杂度。

2、公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

1、本发明的目的在于提供一种电平转换电路，其能够无需方向控制信号，同时减小了输出信号的上升、下降时间以减小功耗，并提供较强的输出驱动能力。

2、为实现上述目的，本发明的实施例提供了一种电平转换电路，包括：

3、第一端口和第二端口；

4、第一开关单元，用于控制第一端口与第一电源电压和基准电压之间的通断；

5、第二开关单元，用于控制第二端口与第二电源电压和基准电压之间的通断；

6、检测电路，用于基于第一端口的信号控制第二开关单元、基于第二端口的信号控制第一开关单元；

7、所述检测电路包括第一电平转换单元、上升沿检测单元、下降沿检测单元和第二电平转换单元，所述第一电平转换单元用于对第一端口的信号进行转换获得第一转换信号，所述第二电平转换单元用于对第二端口的信号进行转换获得第二转换信号，所述上升沿检测单元和下降沿检测单元用于对第一转换信号和第二转换信号进行检测以控制第一开关单元和第二开关单元。

8、在本发明的一个或多个实施例中，所述上升沿检测单元包括第一输入逻辑模块、第一d逻辑单元、第一或门、第二输入逻辑模块、第二d逻辑单元和第二或门；

9、所述第一输入逻辑模块的第一输入端用于接收第一转换信号，所述第一输入逻辑模块的第二输入端用于接收第一复位信号，所述第一输入逻辑模块的第一输出端与第一d逻辑单元的时钟端相连，所述第一输入逻辑模块的第二输出端与第一d逻辑单元的置位端相连，所述第一d逻辑单元的q输出端与第一或门的第一输入端相连，所述第一d逻辑单元的d输入端与第一或门的第二输入端以及第二d逻辑单元的输出端相连，所述第一或门的输出端用于输出控制第二开关单元的第一控制信号；

10、所述第二输入逻辑模块的第一输入端用于接收第二转换信号，所述第二输入逻辑模块的第二输入端用于接收第一复位信号，所述第二输入逻辑模块的第一输出端与第二d逻辑单元的时钟端相连，所述第二输入逻辑模块的第二输出端与第二d逻辑单元的置位端相连，所述第二d逻辑单元的d输入端与第一d逻辑单元的输出端以及第二或门的第二输入端相连，所述第二d逻辑单元的q输出端与第二或门的第一输入端相连，所述第二或门的输出端用于输出控制第一开关单元的第二控制信号。

11、在本发明的一个或多个实施例中，所述第一输入逻辑模块和/或第二输入逻辑模块包括第一延时整形单元、第一与门、第三或门和第二与门；

12、所述第一延时整形单元的输入端、第一与门的第一输入端和第三或门的第二输入端用于接收转换信号，所述第一延时整形单元的输出端与第一与门的第二输入端以及第三或门的第一输入端相连，所述第一与门的输出端输出时钟信号，所述第二与门的第一输入端与第三或门的输出端相连，所述第二与门的第二输入端用于接收第一复位信号，所述第二与门的输出端用于输出置位信号。

13、在本发明的一个或多个实施例中，所述第一输入逻辑模块和/或第二输入逻辑模块包括第二延时整形单元、第一与非门和第十四反相器；

14、所述第二延时整形单元的输入端用于接收转换信号，所述第二延时整形单元的输出端用于输出时钟信号，所述第一与非门的第一输入端用于接收转换信号，所述第一与非门的第二输入端用于接收第一复位信号，所述第十四反相器的输入端与第一与非门的输出端相连，所述第十四反相器的输出端用于输出置位信号。

15、在本发明的一个或多个实施例中，所述下降沿检测单元包括第三输入逻辑模块、第三d逻辑单元、第三与门、第四输入逻辑模块、第四d逻辑单元和第四与门；

16、所述第三输入逻辑模块的第一输入端用于接收第一转换信号，所述第三输入逻辑模块的第二输入端用于接收第一复位信号，所述第三输入逻辑模块的第一输出端与第三d逻辑单元的时钟端相连，所述第三输入逻辑模块的第二输出端与第三d逻辑单元的复位端相连，所述第三d逻辑单元的q输出端与第三与门的第一输入端相连，所述第三d逻辑单元的d输入端与第三与门的第二输入端以及第四d逻辑单元的输出端相连，所述第三与门的输出端用于输出控制第二开关单元的第三控制信号；

17、所述第四输入逻辑模块的第一输入端用于接收第二转换信号，所述第四输入逻辑模块的第二输入端用于接收第一复位信号，所述第四输入逻辑模块的第一输出端与第四d逻辑单元的时钟端相连，所述第四输入逻辑模块的第二输出端与第四d逻辑单元的复位端相连，所述第四d逻辑单元的d输入端与第三d逻辑单元的输出端以及第四与门的第二输入端相连，所述第四d逻辑单元的q输出端与第四与门的第一输入端相连，所述第四与门的输出端用于输出控制第一开关单元的第四控制信号。

18、在本发明的一个或多个实施例中，所述第三输入逻辑模块和/或第四输入逻辑模块包括第三反相器、第三延时整形单元、第五与门、第四或门和第六与门；

19、所述第三反相器的输入端用于接收转换信号，所述第三延时整形单元的输入端、第五与门的第一输入端和第四或门的第二输入端与第三反相器的输出端相连，所述第三延时整形单元的输出端与第五与门的第二输入端以及第四或门的第一输入端相连，所述第五与门的输出端用于输出时钟信号，所述第四或门的输出端与第六与门的第一输入端相连，所述第六与门的第二输入端用于接收第一复位信号，所述第六与门的输出端用于输出复位信号。

20、在本发明的一个或多个实施例中，所述第三输入逻辑模块和/或第四输入逻辑模块包括第十五反相器、第四延时整形单元、第十八反相器、或非门、第二与非门和第十九反相器；

21、所述第十五反相器的输入端和或非门的第一输入端用于接收转换信号，所述第十五反相器的输出端与第四延时整形单元的输入端以及第二与非门的第一输入端相连，所述第四延时整形单元的输出端与第十八反相器的输入端相连，所述第十八反相器的输出端与或非门的第二输入端相连，所述或非门的输出端用于输出时钟信号，所述第二与非门的第二输入端用于接收第一复位信号，所述第十九反相器的输入端与第二与非门的输出端相连，所述第十九反相器的输出端用于输出复位信号。

22、在本发明的一个或多个实施例中，所述电平转换电路还包括第一直流通路和第二直流通路，所述第一直流通路的第一端与第一端口相连，所述第一直流通路的第二端与第二电平转换单元的输出端相连，所述第二直流通路的第一端与第二端口相连，所述第二直流通路的第二端与第一电平转换单元的输出端相连。

23、在本发明的一个或多个实施例中，所述第一直流通路包括串联的第一电阻和第八反相器，和/或所述第二直流通路包括串联的第二电阻和第九反相器。

24、在本发明的一个或多个实施例中，所述电平转换电路还包括第一上拉单元、第二上拉单元和控制单元，所述第一上拉单元的第一端与第一电源电压相连，所述第一上拉单元的第二端与第一端口相连，所述第二上拉单元的第一端与第二电源电压相连，所述第二上拉单元的第二端与第二端口相连，所述控制单元与第一端口和第二端口相连以控制第一端口和第二端口之间的通断。

25、在本发明的一个或多个实施例中，所述控制单元包括第三电阻、开关管和第四电阻，所述第三电阻的第一端与第一端口相连，所述第三电阻的第二端与开关管的第二端相连，所述开关管的第一端与第四电阻的第一端相连，所述第四电阻的第二端与第二端口相连。

26、在本发明的一个或多个实施例中，所述第一开关单元包括第一mos管和第二mos管，和/或所述第二开关单元包括第三mos管和第四mos管；

27、所述第一mos管的第二端与第一电源电压相连，所述第一mos管的第一端与第一端口以及第二mos管的第一端相连，所述第二mos管的第二端与基准电压相连，所述第一mos管的控制端与上升沿检测单元相连，所述第二mos管的控制端与下降沿检测单元相连；

28、所述第三mos管的第二端与第二电源电压相连，所述第三mos管的第一端与第二端口以及第四mos管的第一端相连，所述第四mos管的第二端与基准电压相连，所述第三mos管的控制端与上升沿检测单元相连，所述第四mos管的控制端与下降沿检测单元相连。

29、与现有技术相比，根据本发明实施例的电平转换电路，可以无需方向控制信号，自动识别信号传递方向，实现双向的电平转换；通过检测电路可以控制第一开关单元和第二开关单元实现对第一端口和第二端口进行上拉和下拉操作，操作时间可以达到输入信号的半个周期，因此可以提供较强的驱动能力以驱动很大的负载，同时减小了输出信号的上升、下降时间可以实现较小的静态功耗。