半导体器件及其形成方法与流程

本公开涉及半导体，具体而言，涉及一种半导体器件及其形成方法。

背景技术：

1、动态随机存取存储器（dynamic random access memory，dram）因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。

2、为了适用设备日益减小的整体尺寸，对存储器的尺寸以及存储单元密度要求越来越高，栅极沟道的尺寸也越来越小，导致栅极感应漏极漏电流（gate-induced drainleakage，gidl）越来越大，对器件的性能影响较大。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、有鉴于此，提供了一种半导体器件，该器件在实现低字线结构电阻值的前提下，可以有效降低栅极感应漏极漏电流，进而提高器件的性能。

2、本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

3、根据本公开的一个方面，提供了一种半导体器件，该器件包括：

4、衬底，包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；

5、字线结构，沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。

6、在本公开的一种示例性实施例中，在垂直于所述衬底的方向上，所述字线结构的导电层的高度为h1，所述第二导电层的高度为h2，h2：h1=1:（5-6）。

7、在本公开的一种示例性实施例中，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，w2：w1=1：（2.5-3）。

8、在本公开的一种示例性实施例中，在垂直于所述衬底的方向上，所述字线结构的导电层的顶面与所述衬底的顶面之间的间距为a，a：h1=（0.8-1.2）:1。

9、在本公开的一种示例性实施例中，所述第一预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第二凹部，所述半导体器件还包括：

10、第三导电层，所述第三导电层设于所述第二凹部内，且所述第三导电层的顶面与所述第一导电层的所述第二预设区的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值。

11、在本公开的一种示例性实施例中，所述第二导电层和所述第三导电层的材料相同；以及

12、所述第二导电层和所述第三导电层的高度相同。

13、在本公开的一种示例性实施例中，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，所述第三导电层的最大宽度为w3， w3：（w1-w3- w2）：w2=（0.8-1）:（1-2）：1。

14、根据本公开的另一个方面，提供了一种半导体器件的形成方法，该形成方法包括：

15、形成衬底，所述衬底包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；

16、形成字线结构，所述字线结构沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。

17、在本公开的一种示例性实施例中，所述形成字线结构，包括：

18、对所述衬底进行蚀刻，以形成字线沟槽，所述字线沟槽沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构；

19、在所述字线沟槽内填充第一导电材料以形成初始导电层，所述初始导电层沿所述第一方向延伸，且所述初始导电层包括沿所述第二方向依次相邻分布的第一初始预设区、第二初始预设区以及第三初始预设区，所述第一初始预设区靠近所述源极区设置，所述第三初始预设区靠近所述漏极区设置；

20、对所述初始导电层进行蚀刻，以在所述第三初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第一初始凹部；

21、减小所述第一导电材料在所述字线沟槽的深度方向上的高度，剩余的所述第一导电材料作为第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；

22、在所述第一凹部内形成所述第二导电层，所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平，所述第一导电层和所述第二导电层构成顶面齐平的所述字线结构的导电层。

23、在本公开的一种示例性实施例中，所述形成字线结构，还包括：

24、在对所述初始导电层进行蚀刻时，还在所述第一初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第二初始凹部；

25、在减小所述第一导电材料在所述字线沟槽的深度方向上的高度后，剩余的所述第一导电材料作为所述第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区且所述第一预设区内形成有第二凹部，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；

26、在所述第一凹部内形成所述第二导电层时，还在所述第二凹部内形成第三导电层，所述第三导电层的顶面与所述第二导电层的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值，所述第一导电层、所述第二导电层和所述第三导电层构成顶面齐平的所述字线结构的导电层。

27、本公开提供的半导体器件包括字线结构，字线结构包括第一导电层和第二导电层，第一导电层沿第一方向延伸，且第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，第一预设区靠近源极区设置，第三预设区靠近漏极区设置且第三预设区内设置有第一凹部，第一凹部由字线结构的导电层的顶面向底面凹陷，在第一凹部内设有第二导电层，第二导电层的阻值大于第一导电层，且第二导电层的顶面至少与第一导电层的第二预设区的顶面齐平，通过在字线结构内设置第一导电层和第二导电层，在靠近漏极区的第一导电层内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，可以有效地降低漏极区域附近的电场强度，进而在实现低字线结构电阻值的前提下，有效地减小半导体器件内的栅极感应漏极漏电流，提高器件的性能。

28、本公开提供的半导体器件的形成方法，通过在字线结构内形成第一导电层，第一导电层靠近漏极区设有由字线结构的顶面向底面凹陷形成第一凹部，在第一凹部内形成第二导电层，第二导电层的阻值大于第一导电层的阻值，该形成方法提供了一种简便的工艺制程，且第一导电层靠近漏极区域内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，以形成在实现低字线结构电阻值的前提下可以减小器件内的栅极感应漏极漏电流的结构。

29、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。