专利名称:用低电流驱动三态门阵列的驱动电路的制作方法
本发明是关于一种驱动电路，它能同步并迅速地用低驱动电流使一个三态门阵列复杂输出缓冲器进入或脱离一种悬浮的第三态。
门阵列电路的先有技术是众所周知的。这种电路的特征是包括标准的元件结构，例如输入/输出引线端，门，输出缓冲器和驱动器，每个驱动器都有通过一层或多层金属层相互联结的端点。这种门阵列的使用者选择一种特别标准形态的元件，然后设计一些独特的金属层样式与标准形状的元件联结成一种按规格改制的形状。这种金属层是高度密集的，因此，金属层中的每个导体都需要尽可能的薄。
如下面较详细描述的，先有技术中门阵列电路的缺点是要大电流的控制信号以设置每个特别组的输出缓冲器进入或脱离第三悬浮状态。由于许多输出缓冲器同时受同样的三态控制信号所控制，所以较好的是采用一条扇出形式的控制线路，将三态控制信号提供给复杂输出缓冲器。然而，考虑到需要较大的电流。而标准宽度的导体是不能承受这种扁出形式排列所需电流的，所以每一输出缓冲器的三态控制输入端都要有一条独立的控制线，从而使先有技术门阵列中存在的密集度问题更显突出了。
本发明的一个目的是给门阵列提供一个驱动电路，允许在每一组输出缓冲器中用一单个，窄宽度扇出导体以控制复杂输出缓冲器的浮动状态。
其他目的和本发明的优点，一部分将在下面阐述，另一部分从描述中可以清楚地理解或者从本发明的实践中学到。
为达到上述目的及与在此已具体化及广泛描述过的本发明目的相一致，提供了一个使三态门阵列的复杂输出缓冲器同步进入或脱离浮动三态的驱动电路，该电路包括(a)复杂缓冲器的驱动晶体管，每个输出缓冲器有一个，每个缓冲器的驱动晶体管都有一条原电流通路接至各个输出缓冲器的三态控制输入端，并且每个缓冲器的驱动晶体管还有一个控制极;(b)，一个第一电组;(c)，一个共用驱动晶体管，具有一个原电流通路，经过第一电阻器与地相接;(d)，一个导体，用以将共用驱动晶体管的原电流通路及第一电阻器的结点与每个缓冲器的驱动晶体管截止时导体对地放电的箝位电路，该箝位电路包括一个箝位晶体管，这个晶体管在导体和地之间有一条原电流通路，并且有一个控制极，该箝位电路还具有一个与共用驱动晶体管相接的微分电路，用以检测共用驱动晶体管关断脉冲的前沿，并且和箝位晶体管的控制极相接，在检测到脉冲前沿时，将箝位晶体管瞬时导通，从而迅速使导体箝制接地。
图1所示为先有技术中门阵列元件结构的方块图。
图2为先有技术中门阵列的一部分金属层的图示。
图3为先有技术中门阵列的驱动器和输出缓冲器的简图。
图4为与本发明项目的学说相应的驱动器电路的图解说明。
现在参考附图，包括先有技术图1-3。
三态门阵列对于熟悉本技术领域：
的人来说是熟知的。一种这类陈列的符号说明示于图1。在芯片10上包括复杂输入/输出引线端12-1至12-N1，复杂门14-1至14-N2，复杂输出缓冲器16-1至16-N3及复杂驱动器18-1至18-N4。14-1至14-N2每个门具有两个输入端20，22及一个输出端24。从16-1至16-N3的每个输出缓冲器具有高/低输入端26，一根三态控制输入端28及一根输出端30。从18-1至18-N4的每个驱动器有一根输入端32及一根输出端34。
从12-1至12-N1的引线端可以用作输入端或输出端，由芯片10的最终使用者自己来确定。从14-1至14-N2的每个门的输入端20和22可以联结成从引线端12-1至12-N1接收信号，或者联结成从另一个门14-1至14-N2的输出端24得到信号。相应地，门14-1至门14-N2可以由最终使用者所选择的方式串联。
输出缓冲器16-1至16-N3各自的端点30能传递输出一个最电平，输出一个低电平或一个悬浮状态，对精于此技术领域：
的专家来说是熟知的。在输出端30输出高电平及输出低电平状态是由输入控制端26提供的高/低的控制信号来支配的。输出端30的第三悬浮状态是由加在输入端28上的三态控制信号所建立的。输出缓冲器16-1至16-N3上任何形式的控制信号都可以直接地从引线端12-1至12-N1经过外部电源而释放，或者从驱动器18-1至18-N4的各自的输入端32可以或接至门14-1至14-N2的一个输出端24，或者接至经过引线端12-1至12-N1的一个外部信号。
应该理解，图1提供的是一个简化了的门阵列图例，例如，事实上可以包括能使从门14-1至14-N2来的输出信号，在输出缓冲器16-1至16-N3的端点30上产生适宜的输出信号的晶体管。此外，门，输出缓冲器，驱动器及输入/输出引线的数目与已知的先前技术中布置相同。实际上，可以在一个芯片上使用成百个门，而且还可以在门阵列芯片10上的门，输出缓冲器和驱动器以外附加电路。
使用如图1中所列举的门阵列的好处是，使用者可以用一个标准的阵列芯片，而将其上元件的互相联结按照使用者的独特需要布置，更特别的是，一个或多个金属层可以在芯片上布置成与不同的引线及端点互相联结的形状如图所示。
作为举例而不是限制，在图2示出金属层36的一部分，图2中示出金属层36有通路至输入/输出引线端12-1至12-N1;门14-1至14-N2的输入端20及22及驱动器18-1至18-N4的输入端32及输出端34。此外，还示出金属层36有通至输出缓冲器16-1至16-10的不同输入端及输出端的通路，作为举例，图2中任意选择了输出缓冲器的数目等于10。相应的高/低控制输入端26(16-1)至26(16-10)均示于图2中。此外，第三态控制输入端28(16-1)至28(16-10)及输出端30(16-1)至30(16-10)也均示出。
作为举例，假设使用者希望输出缓冲器16-1，16-4及16-8被驱动器18-1的输出端34所控制。为达此目的，采用了一个金属导线层即导体40，作为金属层36的一部分，并与端点34(18-1)28(16-1)，28(16-4)及28(16-8)相联结。一般的，这种导线层的标准宽度约为5微米。进一步假设输出缓冲器16-6，16-7及16-9的第三态被施加于输入/输出引线端12-1的外来信号所控制，在金属层36设置了第二个导线层即导体42，与引线端12-1及终端点28(16-6)，28(16-7)及28(16-9)相联结。其次，导线层42一般的宽度也约为5微米。最后，假定输出缓冲器16-2，16-3及16-5的第三态控制是由驱动器18-N4的输出所支配，在金属层36内设置了另一个导体44，与端点28(16-2)，28(16-2)，28(16-3)，28(16-5)及34(18-N4)相联结，导体42的一般宽度同样约为5微米。
导体40，42及44的宽度对于在这方面技术熟练的人可能很赞赏，但对于如图2所示金属层36的门陈列导线层来讲，由于其特有的高度密集性，则肯定是太窄，但是采用这种门阵列的使用者一般是不可随便任意的采用过宽的导线层，而应限制在使用标准宽度约为5微米的层。
图3示出先有技术的输出缓冲器线路16-1。图3所示的输出缓冲器包括电阻器50，52，54，56及58;肖特基(Schot-tky)晶体管60，62，64及66;及肖特基二极管68及70，肖特基晶体管60及62被联结成复合晶体管的形式，它们的共集电极通过电阻54接至电源Vcc。晶体管60的发射极通过电阻56接地，同时晶体管62的发射极与输出端30(16-1)相接。肖特基晶体管66的集电极与电阻52及晶体管60基极的结点相接，发射极与晶体管64的基极相接并且基极与高/低输入终端26(16-1)相接。晶体管64的集电极接至输出端30(16-1)，发射极接地，基极与晶体管66的发射极及电阻58的结点相接。电阻58将晶体管66的发射极接地。
此外，肖特基二极管68及70的负极共同与第三态控制输入端28(16-1)相接。二极管68的正极与晶体管66的基极相接，经过电阻50进一步与电源Vcc相接，肖特基二极管70的正极与晶体管60的基极相接。
在输出缓冲器16-1工作时，施于端点26(16-1)的高电平控制信号必须足以关断晶体管66，加在端点26(16-1)上的低电平控制信号必须足以使晶体管66导通。在收到高电平控制信号时，晶体管66截止，晶体管64因缺乏基极电流也截止，组晶体管60的基极电位升高;并经过电阻52从电源Vcc得到基极电流，因此，晶体管60及62均导通，使端点30(16-1)的电位升高至Vcc。
在端点26(16-1)接收到足以使晶体管66导通的低电平控制信号时，发射极电流对晶体管64起作用，使其导通并将端30(16-1)接地。在这同时，晶体管60的基极由于晶体管66的导通电位降得相当低以致使晶体管60及62均截止。
为了使输出端30(16-1)处于第三态即悬浮状态，晶体管60及62及晶体管64必须截止。为达到这种条件，在第三状态控制输入端28(16-1)施加第三状态控制信号，这实际上使端点28(16-1)接地，例如，可以使用一个驱动器18-1，其中包括一个肖特基晶体管80，具有与驱动器18-1的输出端34(18-1)及地相连接的集电极-发射极线路，晶体管80的基极与驱动器输入端32(18-1)相接，当晶体管80导通时，端点34(18-1)接地，从而使肖特基二极管68及70的员极经过导体40与地相接。随着二极管68及70对北传导，晶体管66及60被截止，使得晶体管62及64截止，因此使输出端30(16-1)处于悬悬浮状态。
图3输出缓冲器布置的显著缺点是为了使每个输出缓冲器与导体40相连，导体40必须能传送从二极管68及70传来的约2毫安的电流I1，按一般规则，5微米宽导体的容量仅为2毫安，如果超过一个以上的输出缓冲器与导体40相接时，则导体40的宽度将显著地增加。但是，如以上所述的门陈列装置一般是导线高度密集的状况，因此增加导体40的宽度是禁止的。由于多达十个(甚至更多)不同的输出缓冲器可能与一个导体40相接，因此导体的宽度问题很重要。
增加导体40宽度的可取方法是为每一个与驱动器连接的输出缓冲器各采用单独的与微米宽度的导体40。再说一遍，这样密集度会很快成为问题。
在先前技术中，为导通或截止一组晶体管的选择电路，如在储存器陈列中所使用的，是用单个肖特基二极管，肖特基晶体管的基极电流则作为控制信号作用于各个晶体管。这种在先前技术中的布置排除了如图3布置所需要的约2毫安的高控制电流，但是像导体40这样长的控制线不可免的要产生有效电容Ceff，这将严重的妨害输出缓冲器的操作速度，因此，在高速门阵列中应避免采用这种布置。
按照本发明，如图4联系具体实例所示，更为特别的是，设置了输出缓冲器16-N，包括电阻52，54，56及58;肖特基晶体管60，62，64及66，其布置如同图3所示的输出缓冲器16-1，但是在输出缓冲器16-N中肖特基二极管68及70被附加的肖特基晶体管90所代替，肖特基晶体管90的一个集电极经过端点28(16-N)与晶体管60基极相连，一个发射极接地。晶体管90的基极经过代替第三态控制输入端28′(16-N)与导体40相连。如果基极电流I2存在而使晶体管90导通时，则晶体管60及62的基极电流将消失，这两个晶体管即断开。此外，晶体管90的导通使晶体管66的集电极接地，从而使晶体管66及晶体管64相继断开，使输出端30(16-N)处于悬浮状态。
值得赞赏的是，电流I2实质上比输出缓冲器16-1的电流I1为小，因此，多控制基极电流I2理论上可由一单个5微米宽的导体40产生，但是，导体40存在一有效电容Ceff，因此，当电流I2停止供应时，晶体管90不会马上断开，由于导体中电容Ceff的放电效应而是反应缓慢。晶体管90的这种缓慢动作是不能被接受的。因此，本发明的一个主要目的就是消除有效电容Ceff对第三态输入控制导体如导体40的员效应。
为达到本发明的目的，对先前技术中的肖特基二极管，如图3中的二极管68及70被用肖特基晶体管90去代替，如图4中所示的输出缓冲器16-N。此外，按照本发明的学说还设置了一个驱动器，包括钳位装置，当驱动器断开时用以释放第三态输入控制导体使接地。可取的是钳位装置包括一个与导体及地相结合的原电路的钳位晶体管，更为可取的是还包括一个微分装置，与驱动器的共用驱动器晶体管相接，用以检测共用驱动器晶体管截止脉冲的前沿，进一步与钳位晶体管的控制电极相接，当检测前沿时能瞬时及动力的接通钳位晶体管，从而迅速的将第三态输入控制导体钳制接地。
用以举例而不是限制，再次参考图4，用以说明本发明所推荐的实物。在图4中绘出了一个驱动器线路，用以同时地设置象复杂的输出缓冲器如16-N这样的三态门阵列缓冲器进入及脱离悬浮的第三态。图4所示的驱动器线路包括每一个输出缓冲器16-N中有的一个缓冲器晶体管90，驱动器晶体管90有一个原电流通路，如图4所示，包括一个在输出缓冲器16-N的第三态控制输入端28(16-N)及地之间相接的发射极-集电极通路，缓冲器驱动区晶体管90有一个控制电极92与一个新的端点相接，这实际上形成了一个新的第三态控制输入端28′(16-N)。
图4示出驱动器16-N，包括电阻100，102及104;肖特基晶体管106，108及110;及电容器112。晶体管108有一个原电流通路，通过电阻100与地相接，这个电流也经过电阻102与地相接，这个电流也经过电阻102与电源端点Vcc相接。导体40提供了使晶体管108及电阻100的原电流通路的结点与晶体管90的门电极92相接的通路。晶体管108的控制即门电极又与多发射极肖特基晶体管110的集电极相接。晶体管110的一个发射极与驱动器输入端32(18-N)相接。晶体管110基极与电源Vcc相接。
当晶体管110被断开时，基极电流由晶体管110的集电极输送至晶体管108的基极，使晶体管108导通。随着晶体管108的导通，基极电流I2被输送至晶体管90，从而使缓冲器的驱动晶体管90导通，使晶体管60的基极及晶体管66的集电极接地。在这种条件下，晶体管60，62，64及66都被断开，使输出端30(16-N)呈现悬浮状态。要脱离这种悬浮状态，必须使晶体管1110导通而晶体管108断开，即使其基极电流消失。随着晶体管108断开，晶体管90的基极经过电阻100接地。但是，聚集在有效电容Ceff中的电荷则经过电阻100而释放，从而在晶体管90上保持一股暂时的基极电流并阻止晶体管90很快的截止，这点在门阵列线路的正常操作时是需要的。
为克服电容器Ceff的员效应，设置了钳位电路，如图4所示。其中包括电阻104，晶体管106及电容112。电容112及电阻104是串联联结，电阻102与晶体管108的原电流通路的结点在其一边，地在另一边，因此，当晶体管108导通时，使输出缓冲器16-N进入悬浮状态。电容112所保持的电荷与经过晶体管108及电阻100的电压降成比例。当晶体管108断开时，电阻104及电容112的作用如一微分器，使电阻104及电容112的结点的电压立刻升高，从而晶体管106立即导通并使其原电流通路经导体40接地，因此使电容器Ceff迅速放电。
本发明的结果是，为一个门阵列提供一种驱动器电路，在一个互相联结的5微米标准宽度的导体上，可以同时驱动若干输出缓冲器而不会产生与该导体有关的有效电容的员作用。其结果是，通过整个门阵列芯片的多路输出缓冲器，其扇出第三态控制可以用标准的单层或多层互相联接技术来完成。关于这方面，模拟试验的结果说明，本发明的驱动器中钳位电路的存在，改进了从悬浮状态过渡至低电平状态的过渡时间TZL，对于一个十路扇出元件来说比该钳位电路不存在时，时间超过约8微毫秒，而同样的过渡时间TZL，当电阻104，晶体管106及电容112不存在时经计算出约为14微毫秒。
应该清楚知道，本发明的钳位电路在操作上是动态的，就是说，电阻104及电容112在晶体管108断开时瞬时的将晶体管106导通，这个瞬时导通的持续时间为电容112及电阻104所选择的特别数值的函数。再进一步说明，数值的选择应是当钳位电路的动态活动终结时，也正是电容器Ceff上任何电荷影响均已被消除，而在任何下一次的合理的预期悬浮状态需要之前。特别的是，在电容器Ceff放电后，晶体管106必须再一次尽快的断开以便导体40可凭晶体管108的传导再一次用于传导电流I2，使输出端30(16-N)处于悬浮状态。
其他的优点及修正，对精于此道者会立即发现，本发明有广阔的前景，因此不仅限于所叙述及列举的细节，有代表性的方法及图例，因此，在不脱离本申请人的发明思路，精神或范围时，可以根据这些细节进行其他改变。
勘误表
勘误表
权利要求
1.使三态门阵列的复杂输出缓冲器同步进入及脱离悬浮第三态的驱动器线路，该驱动器线路的组成为二a复杂缓冲器的驱动晶体管，每个输出缓冲器有一个，每个缓冲器的驱动晶体管有一原电流通路与各自输出缓冲器的第三态控制输入相联结，每个缓冲器晶体管还有一个控制电极；b、第一电阻器；c、一个共用驱动晶体管，具有一条原电流通路，经上述第一电阻器与地相接；d、传输导线用以使共用晶体管原电流通路及第一电阻器的结点与所述每个缓冲器的驱动晶体管的控制电极相联结。e、钳位电路用于当共用驱动晶体管断开时，从传输导线到地释放电荷。钳位电路包括一个钳位晶体管，具有一条与传输导线及地相接的原电流通路并有一个控制电极；钳位电路还包括微分器，与共用驱动晶体管相接，用以检测共用驱动晶体管断开时的前沿，还与钳位晶体管的控制电极相接，当对所述的前沿进行检测时，用以使钳位晶体管瞬时导通，从而迅速的钳制传输导线接地。
2.一个驱动器用以控制一个三态门阵列的复杂输出缓冲器进入及脱离悬浮第三状态，其中每个输出缓冲器有一个肖特基(Schot-tky)控制晶体管，该晶体管有一个控制电极，能反应高电平及低电平状态控制信号，使缓冲器分别进入高及低电平状态，所述控制信号包括a、复杂缓冲器的驱动晶体管，每个输出缓冲器有一个，每个缓冲器的驱动晶体管有一个导体与各自的肖特基控制晶体管的集电极相接，一个发射极接地，还有一个门电极;b、第一电阻器;c、电源;d、一个共用驱动晶体管，其集电极与电源相接，发射极经过第一电阻器接地，及一个门电极;e、传输导线将共用驱动晶体管的发射极与每个缓冲器的驱动晶体管的门电极相接;及f、钳位电路当共用驱动晶体管断开时用以使传输导线接地放电，所述钳位电路包括一个钳位晶体管，其集电极与传输导线相接，其发射极接地，和一个门电极;钳位电路还包括微分器，该微分器有一个第二电阻器与钳位晶体管的门及地之间相接，有一个电容器与共用驱动晶体管的集电极及钳位晶体管的门之间相接，当共用驱动晶体管断开时，钳位晶体管即瞬时导通，因此迅速钳制传输导线接地。
3.权利要求
1的驱动器线路其中缓冲器的驱动晶体管各为一个肖特基晶体管。
4.权利要求
2的驱动器线路其中缓冲器的驱动晶体管各为一个肖特基晶体管。
5.权利要求
1的驱动器线路其中共用驱动晶体管是一个肖特基晶体管。
6.权利要求
2的驱动器线路其中共用驱动晶体管是一个肖特基晶体管。
7.权利要求
1的驱动器线路其中钳位晶体管是一个肖特基晶体管。
8.权利要求
2的驱动器线路其中钳位晶体管是一个肖特基晶体管。
9.权利要求
1的驱动器线路其中缓冲器晶体管各为一个肖特基晶体管且共用驱动晶体管也是一个肖特基晶体管。
10.权利要求
2的驱动器线路其中缓冲器的驱动晶体管各为一个肖特基晶体管共用驱动晶体管也是一个肖特基晶体管。
11.权利要求
1的驱动器线路其中共用驱动晶体管及钳位晶体管二者都为肖特基晶体管。
12.权利要求
2的驱动器线路其中共用驱动晶体管及钳位晶体管二者都是肖特基晶体管。
13.权利要求
1的驱动器线路其中缓冲器的驱动晶体管各为一个肖特基晶体管钳位晶体管也是一个肖特基晶体管。
14.权利要求
2的驱动器线路其中缓冲器的驱动晶体管各为一个肖特基晶体管钳位晶体管也是一个肖特基晶体管。
15.权利要求
1的驱动器线路其中缓冲器的驱动晶体管、共用驱动晶体管及钳位晶体管各为一个肖特基晶体管。
16.权利要求
2的驱动器线路其中缓冲器的驱动晶体管，共用驱动晶体管和钳位晶体管各为一个肖特基晶体管。
17.权利要求
1的驱动器线路其中传输导线安设在门阵列的金属层内。
18.权利要求
2的驱动器线路其中传输导线安设在门阵列的金属层内。
19.权利要求
1的驱动器线路其中输出缓冲器被分为N组并且所述的控制线路包括N个第一电阻器，共用驱动晶体管钳位装置，每个第一电阻器，共用驱动晶体管及钳位装置各与输出缓冲器组中的一个相联接。
20.权利要求
2的驱动器装置其中输出缓冲器被分为N组并且所述的控制线路包括N个第一电阻器，N个共用驱动晶体管及N个钳位装置，每个第一电阻器，共用驱动晶体管及钳位装置各与输出缓冲器组中的一个相联接。
专利摘要
一种驱动器线路能用低控制电流将一个三态门阵列的复杂输出缓冲器同步地设置进入或者脱离悬浮状态。为每个输出缓冲器设置了一个缓冲器的驱动晶体管，该晶体管的原控制通路对各自的输出缓冲器导入一个控制线路。共用驱动晶体管有一条原电流通路，为复杂缓冲器的驱动晶体管的控制电极提供了一个控制信号。设置了钳位装置当共用驱动晶体管断开时用以使传输导线接地放电。
文档编号H03K19/20GK85106480SQ85106480
公开日1987年3月18日 申请日期1985年8月29日
发明者王贤谨 申请人:坦德姆计算机公司导出引文BiBTeX, EndNote, RefMan