阵列基板行驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明是有关于一种驱动电路及显示装置，特别是有关于一种阵列基板行驱动电路及显示装置。
【背景技术】
[0002]GOA(Gate Driver on Array，阵列基板行驱动技术)电路，是直接将栅极驱动电路(Gate driver IC)制作在阵列(Array)基板上，来代替由外接娃片制作的驱动芯片的一种工艺技术。所述GOA技术的应用可减少生产工艺程序，降低产品工艺成本，进而提高TFT-1XD(薄膜场效应晶体管液晶显示器)面板的高集成度。近年来GOA电路的技术得到了全面的发展和较广泛的应用。GOA面板从GOA分布上可分为单边GOA面板(将栅极驱动电路制作到阵列基板的左侧)和双边GOA面板(在阵列基板左右两侧都制作栅极驱动电路，从两侧同时进行驱动)。
[0003]随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迀移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到System on Panel(SOP)的相关技术研究，并逐步成为现实。
[0004]然而，使用GOA电路驱动闸极(Gate)的面板(Panel)—般都具有正反扫功能，而在电路中一般都是通过正反扫控制单元(U2D及D2U)所发出的信号及相应的薄膜场效应晶体管(TFT)器件来实现正反扫功能，进而增加了电路的信号线和器件，不仅不利于窄边框设计，而且会增加电路的功耗。
[0005]因此，有必要对现有技术的GOA电路进行改良，以解决现有技术的GOA电路不利于窄边框设计，以及增加电路的功耗问题。
【发明内容】
[0006]有鉴于此，本发明提供一种阵列基板行驱动电路，利用将下拉输出模块的一电路输入端直接电性连接驱动模块，而不必通过正反扫控制单元所发出的信号，即可实现正反扫功能。
[0007]为达成本发明的前述目的，本发明一实施例提供一种阵列基板行驱动电路，包括多个阵列基板行驱动单元，各具有一第η-1级输入端、一第n+1级输入端、一第一时钟信号输入端、一第二时钟信号输入端、一高电平输入端、一低电平输入端及一输出端，所述阵列基板行驱动单元包含一驱动模块、一下拉模块、一下拉输出模块及一上拉输出模块;所述驱动模块电性连接所述第η-1级输入端及所述第n+1级输入端;所述下拉模块电性连接所述驱动模块、所述第一时钟信号输入端及所述高电平输入端;所述下拉输出模块电性连接所述第一时钟信号输入端、所述高电平输入端、所述低电平输入端及所述输出端，其中所述下拉输出模块具有一电路输入端及一下拉节点，所述电路输入端电性连接所述驱动模块及所述下拉模块，所述下拉节点电性连接所述下拉模块;所述上拉输出模块电性连接所述第二时钟信号输入端及所述输出端，其中所述上拉输出模块具有一上拉节点，电性连接所述下拉模块。
[0008]在本发明的一实施例中，所述驱动模块具有一前级输入二极管及一后级输入二极管;所述前级输入二极管电性连接所述第η-1级输入端及所述电路输入端，所述后级输入二极管电性连接所述第n+1级输入端及所述电路输入端。
[0009]在本发明的一实施例中，所述下拉模块包含一第一薄膜晶体管、一第二薄膜晶体管及一第三薄膜晶体管;所述第一薄膜晶体管具有一闸极、一第一极及一第二极，所述闸极电性连接所述高电平输入端，所述第一极电性连接所述上拉输出模块的上拉节点，所述第二极电性连接所述下拉输出模块的电路输入端;所述第二薄膜晶体管具有一闸极及一第一极，所述闸极电性连接所述第一时钟信号输入端，所述第一极电性连接所述第一薄膜晶体管的第二极;所述第三薄膜晶体管具有一第一极及一第二极，所述第一极电性连接所述第二薄膜晶体管的一第二极，所述第二极电性连接所述下拉输出模块的下拉节点。
[0010]在本发明的一实施例中，所述下拉输出模块包含一第四薄膜晶体管、一第五薄膜晶体管及一第六薄膜晶体管;所述第四薄膜晶体管具有一闸极及一第一极，所述闸极电性连接所述电路输入端，所述第一极电性连接所述第三薄膜晶体管的一闸极;所述第五薄膜晶体管具有一闸极、一第一极及一第二极，所述闸极电性连接所述第四薄膜晶体管的一第二极，所述第一极电性连接所述第四薄膜晶体管的第一极，所述第二极电性连接所述高电平输入端;所述第六薄膜晶体管具有一闸极、一第一极及一第二极，所述闸极电性连接所述下拉节点，所述第一极电性连接所述输出端，所述第二极电性连接所述低电平输入端;所述下拉电容电性连接所述下拉节点及低电平输入端。
[0011]在本发明的一实施例中，所述上拉输出模块包含一第七薄膜晶体管及一上拉电容;所述第七薄膜晶体管具有一闸极、一第一极及一第二极，所述闸极电性连接所述上拉节点，所述第一极电性连接所述第二时钟信号输入端，所述第二极电性连接所述输出端;所述上拉电容电性连接所述上拉节点及所述输出端。
[0012]在本发明的一实施例中，所述第一至第七薄膜晶体管为N型薄膜晶体管，且所述阵列基板行驱动电路形成在一阵列基板上。
[0013]在本发明的一实施例中，所述阵列基板行驱动电路是利用至少四个所述阵列基板行驱动单元驱动一像素阵列。
[0014]在本发明的一实施例中，所述像素阵列具有相对的二侧，分别电性连接四个级联的第一阵列基板行驱动单元及四个级联的第二阵列基板行驱动单元，其中所述第一或第二阵列基板行驱动单元是通过四个时钟信号进行控制。
[0015]在本发明的一实施例中，所述像素阵列具有相对的二侧，电性连接八个级联的阵列基板行驱动单元，其中所述阵列基板行驱动单元是通过二个时钟信号进行控制。
[0016]为达成本发明的前述目的，本发明一实施例提供一种显示装置，所述显示装置包含一阵列基板及一阵列基板行驱动电路，所述阵列基板行驱动电路形成在所述阵列基板上。
[0017]如上所述，本发明阵列基板行驱动电路通过将在所述驱动模块设置二极管直接与所述电路输入端电性连接，而不必通过正反扫控制单元所发出的信号，即可实现正反扫功能，可有效缩小所述阵列基板行驱动电路所占用的空间，有利于窄边框设计，并且减少所述阵列基板行驱动电路的功耗。
【附图说明】
[0018]图1是根据本发明阵列基板行驱动电路一优选实施例的电路结构的一示意图。
[0019]图2是根据本发明阵列基板行驱动电路一优选实施例的一电路图。
[0020]图3是根据本发明阵列基板行驱动电路一优选实施例驱动阵列基板的示意图。
[0021 ]图4是根据本发明阵列基板行驱动电路另一优选实施例驱动阵列基板的示意图。
【具体实施方式】
[0022]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0023]请参照图1及2所示，为本发明阵列基板行驱动电路(Gate Driver on Array ,GOA)的一优选实施例，其中所述阵列基板行驱动电路包括多个阵列基板行驱动单元100，各具有一第η-1级输入端Vl、一第n+1级输入端V2、一第一时钟信号输入端CKA、一第二时钟信号输入端CKB、一高电平输入端VGH、一低电平输入端VGL及一输出端Vo，所述阵列基板行驱动单元100包含一驱动模块21、一下拉模块22、一下拉输出模块23及一上拉输出模块24。本发明将于下文详细说明各实施例上述各组件的细部构造、组装关系及其运作原理。
[0024]续请参照图1及2所示，所述驱动模块21电性连接所述第η-1级输入端Vl及所述第η+ 1级输入端V2，在本实施例中，所述第n-1级输入端Vl用以接收G[N-1]信号，所述第n+1级输入端V2用以接收G[n+1]信号。
[0025]续请参照图1及2所示，进一步具体说明的是，所述驱动模块21具有一前级输入二极管Dl及一后级输入二极管D2;所述前级输入二极管Dl电性连接所述第η-1级输入端Vl及所述电路输入端V3，所述后级输入二极管D2电性连接所述第n+1级输入端V2及所述电路输入端V3。在本实施例中，所述前级输入二极管Dl及所述后级输入二极管D2是利用将一薄膜晶体管的一闸极与一第一极电性连接形成等效，在其他实施例中，也可以设置二极管直接与所述电路输入端V3电性连接，并不以本实施例所局限。
[0026]续请参照图1及2所示，所述下拉模块22电性连接所述驱动模块21、所述第一时钟信号输入端CKA及所述高电平输入端VGH。进一步具体说明的是，所述下拉模块22包含一第一薄膜晶体管Ml、一第二薄膜晶体管M2及一第三薄膜晶体管M3。
[0027]续请参照图1及2所示，所述第一薄膜晶体管Ml具有一闸极、一第一极及一第二极，所述第一薄膜晶体管Ml的闸极电性连接所述高电平输入端VGH，所述第一薄膜晶体管Ml的第一极电性连接所述上拉输出模块24的一上拉节点Q，所述第一薄膜晶体管Ml的第二极电性连接所述下拉输出模块23的电路输入端V3。
[0028]续请参照图1及2所示，所述第二薄膜晶体管M2具有一闸极及一第一极和第二极，所述第二薄膜晶体管M2的闸极电性连接所述第一时钟信号输入端CKA，所述第二薄膜晶体管M2的第一极电性连接所述第一薄膜晶体管Ml的第二极。
[0029]续请参照图1及2所示，所述第三薄膜晶体管M3具有一第一极及一第二极，所述第三薄膜晶体管M3的第一极电性连