专利名称：编码解码装置的制作方法
技术领域：
本发明涉及一种编码解码装置，尤其是指一种以2的正整数次方个状态数而可达到提高传输容量、降低传送数据长度与错误率以及减少代表数据之接脚数的编码解码装置者。
在传统以集成电路设计成的编码/解码电路中，目前只有二态输入及三态输入两种编解码方式，而此种低态输入方式的技术所构成的电路装置会有以下缺点1.二态输入在传送N种数据数时需要[log2N]个输入接脚，较多的输入接脚在集成电路制造及包装上造成较高成本；尤其在N值越大时，需要高集成度的集成电路。
2.三态输入方式在传送N种数据数时，需要[log3N]个输入，虽然输入端点会较二态方式少，但会产生传输效率降低的问题，因为数据在传送过程中以串行方式传送，那么三态则需二个比特来表示，所以数据传送长度将达2[log3N]个比特，与2[log4N]的传送长度相同，这是因为浪费了第四种状态所至，而且传输效率明显降低，在相同的传送数据数上，还会因传送长度变长而导致受干扰的几率提高。
举一简单例子对上述缺陷对以说明二态的输入端是接正电源或接地以判别其“1”或“0”之状态。三态的输入端是接正电源，接地及不接(floating)以判别其三种状态11、00、10，而此时第四种状态01未明。四态的输入端是接正电源、接地及时钟，可判别其四种状态11、00、10、01。
所以四态的输入要增加一个接脚。
下面是不同接脚数配合各状态所产生的对照表
<p>
上例在相同的6个接脚数时，二态的总传输数为26；三态的总传输数为36；四态的总传输数为46－1，减一个接脚供时钟用。
若将四态的总传送数分别与二态及三态的总传送数相比，可发现确实在同样的接脚数目下，四态的传送方式有着较大的传送容量。另外，在相同的传送长度下，四态有较高的数据传送率。另举一例以说明之，三态输入的每一接脚状态数据需[log23]＝2个比特；四态输入需[log24]亦为2个比数；五态输入则需[log25]＝3比特，若有一12比特(bit)的串行数据传送，其传送数据及状态数列表如下
>本发明的目的是为了提供一种编码解码装置，其以2的正整数次方个状态数来达到提高传输容量、降低传送数据长度与错误率以及减少代表数据的集成电路接脚数之目的，所述编码器可将输入的2的整数次方种状态数据编码成可为远方解码器可读出的并行输出信号，而解码器可将自编码器传来的串行资料加以判别并送出并行输出信号。本发明的编码解码装置可应用在集成电路的设计及制造上。
图1为本发明的编码电路；图2为本发明的编码器在二态下的编码实施例中，各相关的时序图；图3为本发明的编码器在四态下的编码实施例中，各相关的时序图；图4为图1所示地址阵列输入器的四态电路图的较佳实施例；图5为图4实施例中各输入接脚各行信号的时序图6为图4实施例中，输入接脚在连接VSS、VDD、不接、及列信号S时的S—IN信号时序图；图7为图1所示地址阵列输入器的八态电路图的较佳实施例；图8为显示在图7实施例中各输入接脚在连接VSS、VDD、及列信号S1、S2、S3、S4、S5时的S—IN信号时序图；图9至图12示意说明本发明的数据格式；图13为本发明解码电路。
如图1所示，其为本发明编码器电路的方框图，以下将对图1中每一电路的功能及各电路之间关系作详细说明。
振荡电路11，由致能信号端TE来控制，以产生编码装置中所需的基本频率，其基本频率由该振荡电路11输出端CL送出至相位除法器12中。
相位除法器12，其将振荡电路11的输出端CL所送出的基本频率脉冲信号予以分频处理，而由其输出端QM、QN将分频后的信号送出。相位除法器12可配合行列扫描器14、同步电路15，而由并行串列输出器16的输出端Dout送出串行数据。例如在二态的编码实施例中，由1比特(0、1)所组成，其各相关之时序如图2所示。在四态的编码方式下，由二个比特(00、10、01、11)来表示“0”、“1”、“开(OPEN)、“第四态(FOURTH STATE)”，其时序图如图三所示。
由图二及图三所示的二态与四态的数据编码可得知，如要编码八态的数据，只要用三个比特来组成，以此类推，要编码2n态的编码，需要n比特的组成。
地址阵列输入器13，是由要检测2n个状态的输入接脚的电路所组成，因此它具有AO—AM平行输入接脚，如图一所示。例如，就四与八状态输入接脚之实施例电路而言，其地址阵列输入器的四态电路图如图四所示，而其八态电路图如图7所示。例如一个16个接脚的平行输入，在扫描AO—A15的输入接脚时，是由X1—X4行信号来选择。图四实施例中各输入接脚与各行信号的时序图如图5所示，其中四态(如图中所示之VDD、VSS、OPEN、列信号S)的信号经由虚线所示的四至一切换开关(4 TO 1 switch)开关路径，而可送至各输入接脚。
在图四中，如输入接脚的信号为“开”时，其数据比特(Data bit)的“O”、“1”是由行信号XO的信号来决定，再由信号输入端S—IN进入并行至串列输出器16中，而输入接脚信号不是“开”时，即由其输入接脚的信号电平来决定S—IN信号。例如接VSS时，在XO行信号的L(低电平)与H高电平任一个变化，S—IN均为“低”。接VDD时，在XO行信号L或H之中只要有一个变化，则S—IN均为“高”。接列信号S时，在XO行信号的L与H只要有一个变化时，S—IN为XO信号的反相，输入接脚在连接VSS、VDD、不接、及列信号S时的S—IN信号时序图如图六所示。
图一中地址阵列输入器的八态电路图如图7所示。例如，就一个16个接脚输入的实施例而言，其八态(即图中所示之VDD、VSS、S1、S2、S3、S4、S5、OPEN)的信号经由虚线所示的八至一切换开关(8 TO 1 switch)开关路径，可送至各输入接脚。在扫描输入接脚AO—A15时，是由X4—X7行信号来选择，其时序动作与四态相同，参考图5所示。而S—IN信号是由XO—X3信号所组成，其时序图如图8所示，由图4与图7所示，依此电路的方式，可编组16、32…2n种状态的编码器。
图8所示的时序图即是显示在图7实施例中各输入接脚在连接VSS、VDD、及列信号S1、S2、S3、S4、S5时的S—I信号时序图。
行列扫描器14，是由相位除法器12所送出的QM信号而产生要扫描地址阵列输入器13的行与列信号XO—Xn。在同步电路15，当并行至串行输出器16在送(AO～A15)输入数据之前，该同步电路15会在该数据串的开头，先接上一个QM信号部份(相位除法器的输出信号)，作为初始比特(start bit)，如图10所示，此一数据之后一段空白时间(1个比特或2个比特)，作为同步用。而此初始比特与一数据串加上空白的时间，称为一个帧(Frame)，如图9所示。
如此在传送数据时，每个帧的开始均有个初始比特(start bit)如图中(+)所示，即编码器以QM第一个高电平基准位作为解码器初始位元，而解码器是用以初始比特做为检测整个数据串的开始，所以在检测初始比特之后，整个数据串会移一个OM，即信号“高”部份，而此数据串比特为“0”时，其L∶H为1∶1，而比特为“1”时，其L∶H为1∶2，如图(二)与图(三)所亦。由初始比特与比特“00”或比特“11”所组成的数据串如图中(+)所示。
并行至串行输出器16是以相位除法器12的QM、QN信号将地址阵列输入器13的平行输入接脚AO—Am，以2n种状态编码，例如八种状态编码，如图8所示。由三个数据位000—111，每一个数据比特的0或1的波形如图二所示。再加上同步电路15，将此并行数据转成串行数据输出。
图13是本发明的解码器之电路。其中振荡电路21，用以产生解码电路所需的基本频率，所产生的频率信号将提供给除频器22、检测数据串同步信号25及计数器解码电路26的使用。除频器22将基本频率分成行与列扫描器所需之频率。
地址阵列输入器23与行与列扫描器24的电路功能与前述编码电路的地址阵列输入电路13、行与列扫描器14相同，故不予重复叙述。
检测数据串同步信号25，由数据输入端接脚接收编码器经介质传输过来的数据，并检知该数据的初始比特(如图10所示)，将整个数据串作同步处理，在数据串的每个上升沿处，取一个脉冲(如图12)，图中所示之数据串为001。该检测数据串同步信号25所输出的信号将被送到计数器解码电路26，再配合振荡电路21所送来的频率信号而作为计数器的计数基准。
计数器解码电路26内部具有一计数器，在检测到数据串同步信号所送来的脉冲的上升沿，即将计数器复位，此动作表示数据串的一个比特的开始，此计数器再计数，如图2或图3的二个时钟信号的时间，然后检测数据串为0或1即为比特的输出，如图11所示。
2n态数据发生器27，其将地址阵输入器23所输入2n种状态数据，用N个比特来表示，再与计数器解码电路26所解码出来的数据在比较电路28中作比较，若比较无误即由解码完成信号VT输出。
前述的编码器及解码器构成了本发明的编码装置，它以2的正整数次方个状态数来达到提高传输容量、降低传送数据长度与错误率以及减少代表数据集成电路的接脚数的目的。其编码器可将输入的2的整数次方个数据编码成可被远方解码器可读出的串行输出信号，而解码器可将来自编码器的数据加以判别并产生串行输出信号。本发明的编解码装置可应用在集成电路的设计及制造上，具有极佳的特性。
权利要求
1.一种编码解码装置，包括有一编码器及一解码器，其中，编码器包括有—振荡电路，用以产生编码器所需的基本频率；—相位除法器，将该振荡电路的输出端所送出的基本频率脉冲信号作相位除频处理，而由其输出端QM、QN将分频后的信号送出；—地址阵列输入器，由要检测的2n个状态并行输入接脚的电路所组成；—行列扫描器，由相位除法器所送出之QM信号而产生要扫描地址阵列输入器的行与列信号；—同步电路，当并行至串行输出器在送一串输入数据之后，该同步电路会在该数据串的最后一个比特，再加入一个相位除法器的输出信号QM，再加上空白1或2比特时间，作为同步用；—并行至串行输出器，是以相位除法器的QM、QN信号将地址阵列输入器的平行输入接脚，以2n种状态编码，再加上同步电路的同步信号，将此并行数据转成串行数据输出；而该解码器包括有—振荡电路，用以产生解码器所需的频率；—除频器，将基本频率分成行与列扫描器所需的频率；—地址阵列输入器，用以检测2n状态并行输入接脚的并行信号；—行列扫描器，用以扫描地址阵列输入器的行与列信号；—检测数据串同步信号，由数据输入端接收编码器传输过来的数据并检测该数据初始比特，将整串数据作同步处理；—计数器解码电路，内部具有一计数器，由检测数据串同步信号所送来的脉冲的上升沿，将计数器复位，计数器的最后一正输出，即为比特的输出；—比较电路；—2n态数据发生器，其将地址阵列输入器所输入的种状态数据，用N个比特来表示，再与计数器解码电路所解码出来的数据在比较电路中作比较，比较无误即由其信号输出端将解码后的信号输出。
全文摘要
一种高效编码及解码装置，是以2的正整数次方个状态数来达到提高传输容量、降低传送数据长度与错误率以及减少代表数据的接脚数之目的，该编码解码系统包括了编码器以及解码器两个部分，其编码器部分含有一振荡电路、一相位除法器、一个地址阵列输入器、一行列扫描器、一同步电路、一平行至串列输出器，而该解码器则是由一振荡电路、一除频器、一地址阵列输入器、一行列扫描器、一检测数据串的同步信号、一计数器解码电路、一比较电路、一
文档编号H03M7/00GK1134630SQ9510426
公开日1996年10月30日 申请日期1995年4月25日 优先权日1995年4月25日
发明者陈永霖, 谢秋凉 申请人:合泰半导体股份有限公司