专利名称：延迟电路的制作方法
技术领域：
本发明涉及一种延迟电路，特别是涉及一种相对于一外部施加的电压能具有一恒定时间的改进型延迟电路。
如
图1所示，通常的延迟电路包括多个倒相器IN1至INn，和多个NMOS晶体管NM1′至NMn-1′，这些NMOS晶体管的漏极和源极被共同分别连接到一个地电压VSS。
倒相器IN1至INn中的每一个包括PMOS晶体管PM1至PMn中的相应一个和NMOS晶体管NM1至NMn-1中的相应一个，它们的栅极以串联方式共同连接在一个外部施加的电压VCC和一个地电压VSS之间，从而构成一个输入端，它们的漏极被公共连接，从而构成一个输出端。
现在将参考图2对通常的延迟电路的工作进行描述。
首先，当一输入信号V1从一低电平转换为高电平时，第一倒相器IN1的NMOS晶体管NM1导通。
此时，根据通过NMOS晶体管NM1的有效导通电阻和输出端的有效电容之间的相乘获得的值确定来自倒相器IN1的输出信号的传输时间，以便有可能利用上述的传输时间输出一个比输入电压V1延迟了的输出电压VO。
这里，倒相器输出端的有效电容是来自第一倒相器IN1的MOS晶体管的信号值与来自另一电路的倒相器IN2的栅极电容之间的和。
如图2所示，在通常的延迟电路中，当外部施加电压VCC降低时，该有效电容值维持在一预定值。此外，因为有效导通电阻是与栅极和源极之间的电势差Vgs与一阈值电压Vth之间的差成反比，由于有效导通电阻增加，延迟时间由时间常数RC确定，所以延迟时间增加。此外，当外部施加电压VCC增加时，栅极的电势增加，而有效导通电阻降低，从而该延迟时间被降低。
反之，当外部施加电压VCC增加时，该延迟时间降低。
因此，本发明的一个目的是提供一种延迟电路，它克服了在现有技术中遇到的上述问题。
本发明的另一个目的是提供一种能够维持一恒定延迟时间的改进型延迟电路。
为了实现上述目的，提供一种延迟电路，其包括多个以串联连接的第一延迟电路和一个可变电容器，每个第一延迟电路具有一个使输入电压信号倒相的倒相器，所述可变电容器连接到该倒相器的输出端。
通过下面的描述，本发明的其他优点，目的和特征将会变得更明显。
通过下面所给的详细描述并参考仅以说明方式给出的附图，本发明将会变得更清楚(并不对本发明构成限制)，其中图1是说明通常延迟电路的电路图；图2是说明一外部电压与图1电路的延迟时间之间关系的曲线；图3是说明根据本发明的一延迟电路的电路图；图4是说明一外部电压与图3电路的延迟时间之间关系的曲线；图5是说明由一NMOS晶体管构成的电容器的栅-源极电压与一电容之间关系的曲线；图6是说明一输入电压与一第一倒相器输出电压之间关系的曲线；图7是说明根据本发明的在一个三沟槽结构中构成的延迟电路的剖视图。
如图3所示，根据本发明的延迟电路包括多个倒相器INV1至INVn，和多个NMOS晶体管NMC1至NMCn-1，每个NMOS晶体管的栅极被连接到倒相器INV1至INVn的输出端的相应之一，而漏极和源极分别共同地与一地电压VSS连接，其中一个电容衬底电压被施加到一个衬底上。
这里，倒相器INV1至INVn的栅极被公共连接，用于形成一个输入端，而其漏极被公共连接用于构成一个输出端。此外，在每个倒相器INV1至INVn中，其源极分别与衬底连接的PMOS晶体管PMI1至PMIn和其中倒相衬底电压VBBI与该衬底连接的NMOS晶体管NMI1至NMIn以串联方式连接在外部施加电压VCC和地电压VSS之间。
现在将参考附图对根据本发明的延迟电路进行描述。
首先，当一输入信号IN从一低电平转换为高电平时，第一倒相器INV1的NMOS晶体管NMI1导通。此时，根据通过倒相器INV1的NMOS晶体管NM1的有效导通电阻和输出端的有效电容之间的相乘获得的值确定用于传输来自倒相器INV1的输出信号的所需时间，以便利用该乘得的值使该输出信号OUT延迟，从而延迟一个传输时间。
与现有技术不同，在本发明中，一个电容器衬底电压VBBC被分别加到电容器C1至Cn-1的NMOS晶体管NMC1至NMCn的衬底中，用于防止延迟时间根据外部施加电压VCC的变化而变化。
因此，由于由NMOS晶体管NMI1至NMIn-1构成的电容器C1至Cn-1每个都具有一恒定电容CoxLW，所以当一超过阈值电压Vth的电压被分别施加到各栅极时，此时利用上述的特征通过调整施加到该电容器的NMOS晶体管NMC1至NMCn的衬底上的电容器衬底电压VBBC增加该阈值电压Vth，另一电路的倒相器INV2至INVn的栅极电容变为处于当一较低外部电压VCC被输入时不发生由电容器C1至Cn-1产生的延迟的状态的该倒相器输出端的有效电容。因此，相对于当一外部施加的较低电压LOW VCC输入时被增加的有效导通电阻获得一个时间常数(RC)延迟时间是可能的。
此外，当一个较高的电源电压HIGH VCC被输入时，因为该外部施加电压VCC大于由NMOS晶体管NMC1至NMCn构成的电容器C1至Cn-1的阈值电压Vth，所以由于晶体管导通电阻使得时间常数(RC)延迟时间类似于较低电压LOW VCC的情况被维持，因为该时间常数(RC)延迟时间和NMOS晶体管NMC1至NMCn-1的电容Cg对上述情况产生了影响。
图6是说明一输入电压与一第一倒相器输出电压之间关系的曲线。如其中所示，当输出电压VO1小于第一电容器C1的第一NMOS晶体管NMC1的阈值电压Vth1时，倾斜度增加，因为倒相器INV1的输出端的有效电容被减小。
图7是说明根据本发明的在一个三沟槽结构中构成的延迟电路的剖视图。如其中所示，在一个P-型衬底中形成有一个第一P沟槽P-WELL和第一和第二深n沟槽DN WELL1和DN WELL2。在第一和第二深n沟槽DN WELL1和DN WELL2中分别构造有第二和第三P沟槽。此外，在第一P沟槽中构造有倒相器的一个PMOS晶体管，在第二和第三P沟槽中构造有倒相器的第一和第二NMOOS晶体管和电容器。如图7所示，第一和第二衬底电压VBBI和VBBC被施加到第二和第三P沟槽，以便通过上述的结构实施所述第一延迟电路。
因此，在根据本发明的延迟电路中，一个预定电压被分别不同地施加到所述倒相器的NMOS晶体管和所述电容器的NMOS晶体管的衬底上，以便这两个衬底具有不同的阈值电压，从而获得一个与外部施加电压的变化无关的恒定的延迟时间。
虽然为了说明的目的对本发明的优选实施例进行了描述，但本领域的技术人员将会明白，可以做出各种改进、添加和替换，而不脱离所附权利要求中限定的本发明的范围和精神。
权利要求
1．一种延迟电路，包括多个以串联连接的第一延迟电路和一个可变电容器，每个第一延迟电路具有一个使输入电压信号倒相的倒相器，所述可变电容器连接到该倒相器的输出端。
2．根据权利要求1的延迟电路，其中所述倒相器的各栅极公共连接，以形成一输入端，所述电路还包括一个其源极与第一电源电压连接的PMOS晶体管，和一个其漏极与该PMOS晶体管公共连接以形成一输出端和其源极与第二电源电压连接的NMOS晶体管。
3．根据权利要求2的延迟电路，其中所述PMOS晶体管的衬底与该PMOS晶体管的源极连接。
4．根据权利要求2的延迟电路，其中所述NMOS晶体管的衬底具有一个与其源极电势不同的电势。
5．根据权利要求2的延迟电路，其中所述第一和第二电源电压分别是一个外部施加电压和一个地电压。
6．根据权利要求1的延迟电路，其中所述可变电容器包括一个NMOS晶体管，其栅极被用于第一电极，其源极和漏极被公共连接以形成第二电极。
7．根据权利要求5的延迟电路，其中所述NMOS晶体管的衬底具有一个与其源极电势不同的电势。
8．根据权利要求1的延迟电路，其中所述延迟电路和所述可变电容器在一个具有三沟槽结构的半导体衬底上形成。
全文摘要
一种能够维持一恒定延迟时间的延迟电路。该电路包括多个以串联连接的第一延迟电路和一个可变电容器,每个第一延迟电路具有一个使输入电压信号倒相的倒相器,所述可变电容器连接到该倒相器的输出端。
文档编号H03K5/00GK1216880SQ9810071
公开日1999年5月19日 申请日期1998年3月6日 优先权日1997年11月1日
发明者崔烘硕 申请人:Lg半导体株式会社