型触发器，其特征在于，所述主锁存器在接收sleep为高电平有效、nsleep为低电平有效信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述主锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“O”，反相时钟输入信号nclk为高电平“I”。
3.根据权利要求1所述的高速低功耗多阈值异步置位复位D型触发器，其特征在于，所述从锁存器在接收sleep为高电平有效、nsleep为低电平有效信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述从锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“O”，反相时钟输入信号nclk为高电平“1”，输出值q，nq保持不变。
4.根据权利要求1或2或3所述的高速低功耗多阈值异步置位复位D型触发器，其特征在于，所述低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路包括一个两级的反相器，其中第一级的反相器由Pl PMOS管和NI NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep ;第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sle印；P1 PMOS管和P2PMOS管的衬底连接电源Vdd，源极连接电源Vdd ；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
5.根据权利要求1或2或3所述的高速低功耗多阈值异步置位复位D型触发器，其特征在于，所述置位控制电路具有一个输入端和两个输出端，输入端为set，为异步置位控制信号，低有效；输出端为s、ns，为置位和置位的非；所述置位控制电路为一个两级的反相器，其中第一级的反相器由Pl PMOS管和NI NMOS管组成，其栅极连接set，输出作为置位控制电路的一个输出端ns ;第二级的反相器由P2 PMOS管和N2匪OS管组成，其栅极连接ns，输出作为置位控制电路的另一个输出端S ；P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd ；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
6.根据权利要求1或2或3所述的高速低功耗多阈值异步置位复位D型触发器，其特征在于，所述主锁存器包括: Gl电路，由低阈值PMOS管LP1，低阈值NMOS管LN1，高阈值PMOS管P9，高阈值NMOS管N9，高阈值PMOS管P21，高阈值NMOS管N17组成，低阈值PMOS管LP1，低阈值NMOS管LNl的栅极连接数据d，高阈值PMOS管P9的栅极连接sle印，源极连接Vdd，高阈值NMOS管N9的栅极连接nsle印，源极连接Vss，高阈值PMOS管P21的栅极连接ns、高阈值NMOS管N17的栅极连接r，Gl电路的输出连接G2电路的CMOS传输门的源极； G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成CMOS传输门，低阈值PMOS管LP2的栅极连接正相时钟输入信号clk，低阈值NMOS管LN2的栅极连接反相时钟输入信号nclk, G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接； G3电路，是一个C2MOS电路，由高阈值PMOS管P10，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管NlO组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管PlO的栅极连接sle印，源极连接Vdd，高阈值NMOS管NlO的栅极连接nsleep，源极连接Vss，G3电路的输出是qt，同时与G4电路的输出以及G5电路的输入相连； G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路是高阈值管组成的与非门，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路是一个与非门，由高阈值PMOS管Pl I，高阈值NMOS管NI I，高阈值PMOS管P19，高阈值NMOS管N19组成，高阈值PMOS管P11，高阈值NMOS管Nll的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管Pll的源极接Vdd，高阈值PMOS管P19，高阈值NMOS管N19的栅极接S，高阈值PMOS管P19的源极接Vdd，高阈值NMOS管N19的源极接Vss，G4电路的输出与qt相连，同时作为G5电路的栅极输入；G5电路是高阈值管组成的反相器，高阈值PMOS管P12，高阈值NMOS管N12的栅极连接G4电路的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Nss, G5电路的输出与G6电路的CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接反相时钟输入信号nclk，低阈值NMOS管LN4的栅极接正相时钟输入信号clk。
7.根据权利要求1或2或3所述的高速低功耗多阈值异步置位复位D型触发器，其特征在于，所述从锁存器包括: G7电路，是一个C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管N13组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据qt,高阈值PMOS管P13的栅极连接sle印，源极连接Vdd，高阈值NMOS管N13的栅极连接nsle印，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极； G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成CMOS传输门，低阈值PMOS管LP6的栅极连接反相时钟输入信号nclk，低阈值NMOS管LN6的栅极连接正相时钟输入信号clk, G8电路的CMOS传输门的漏极与G9电路，GlO电路，G12电路相连接； G9电路，是一个C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sle印，源极连接Vdd，高阈值NMOS管N14的栅极连接nsleep，源极连接Vss，G9电路的输出是q，同时与GlO电路的输出以及Gll电路的输入相连； GlO电路，Gll电路，G12电路组成一个反馈保持电路，GlO电路是高阈值管组成的与非门，Gll电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路是一个与非门，由高阈值管高阈值PMOS管P15，高阈值NMOS管N15，高阈值PMOS管P20，高阈值NMOS管N20组成，高阈值PMOS管P15，高阈值NMOS管NI5的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值PMOS管P20，高阈值NMOS管N20的栅极接S，高阈值PMOS管P20的源极接Vdd，高阈值NMOS管N20的源极接Vss，GlO电路的输出与q相连，同时作为Gll电路的栅极输入；G11电路的栅极连接GlO电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值NMOS管N16的源极接Vss，Gll电路的输出是nq，同时与G12电路的CMOS传输门的源极相连；G12电路的CMOS传输门的源极与Gll电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与GlO电路的输入相连，低阈值PMOS管LP8的栅极接正相时钟输入信号clk，低阈值NMOS管LN8的栅极接反相时钟输入信号nclk。
【专利摘要】一种高速低功耗多阈值异步置位复位D型触发器，包括：低功耗控制电路，接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号；置位控制电路，接收异步置位输入信号set，对异步置位输入信号set进行缓冲处理后分别输出信号；主锁存器，接收数据输入信d、正相时钟输入信号clk、反相时钟输入信号nclk、异步复位输入信号r以及信号：sleep、nsleep、s和ns；并对数据输入信号d进行锁存处理后输出qt；从锁存器，接收正相时钟输入信号clk、反相时钟输入信号nclk、异步复位输入信号r及信号qt、s、sleep和nsleep；并对qt进行锁存处理后分别输出第一数据信号q和第二数据信号nq。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
【IPC分类】H03K3-012, H03K3-356
【公开号】CN104617922
【申请号】CN201510061519
【发明人】罗恒, 胡封林, 刘宗林, 鲁建壮, 李振涛, 马卓, 赵天磊, 屈婉霞, 李永进, 吴虎成, 李勇, 胡少飞, 廖健
【申请人】中国人民解放军国防科学技术大学
【公开日】2015年5月13日
【申请日】2015年2月6日