说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0042]实施例一
[0043]参见图1，示出了一种无冗余位逐次逼近型模数转换器中电容阵列CDAC的原理图，如图所示，根据逐次逼近型模数转换器的一般原理知识可知，对于一个η位逐次逼近型模数转换器而言，KO = Kl = 1，Κ2 = 21，Κ3 = 22，…，K(n-2) = 2n_3，K(n-l) = 2n~2,其中C表示单位电容容值。另外，图1中的工作原理为，当电容阵列CDAC进行采样时，开关SI导通，电容阵列上极板接共模电压VCM，同时，开关SW导通，电容阵列下极板接输入信号INP/INN,采样结束后，开关SI断开，开关SW断开后，逐次逼近开关SW_ARRAY接共模电压VCM,进行第一次比较，此后，根据每次的比较结果，电容K (n-1) C对应的开关到电容KlC对应的开关进行依次切换，最终完成逐次逼近过程，此过程中电容KOC所对应的开关始终接共模电压VCM。
[0044]现在，对逐次逼近过程在数字域进行重构，为了方便理解，最终的二进制输出结果这里用十进制数进行对应表示，故:
[0045]DOUT = 2n-l+2n-2S (n-1) +2n_3S (n-2) +...+22S3+21S2+S1+0.5S0 (I)
[0046]式⑴中Si(i = 0，1，2，…，n-2，n_l)根据每次的比较结果取-1或者1，为了和逐次逼近过程中比较器每次的输出相对应，令:
[0047]Si = 2D1-l (2)
[0048]式(2)中Di(i =0，1，2，…，η_2，η_1)根据每次的比较结果取O或者I，将式(2)带入式(I)并化简得:
[0049]DOUT = 2n-lD (n-1) +2n_2S (n-2) +...+22D2+21D1+D0+0.5 (3)
[0050]由于这里采用的是十进制表示，故式⑶可进一步化简为:
[0051]DOUT = 2n-lD(n-l)+2n-2S(n-2)+—+22D2+21Dl+D0 (4)
[0052]式(4)中的Di(i = 0,1,2,…，n-2, n-1)即是η位模数转换器的最终输出数字码。
[0053]另外，见图2，示出了现有的一种无冗余位逐次逼近型模数转换器结构原理示意图，需要注意的是，如图1所示，无冗余位逐次逼近型模数转换器结构下，比较器的输出即是模数转换器的最终输出，这也是我们最常见的形式。
[0054]进一步地，见图3，示出了一种带冗余位的二进制逐次逼近型模数转换器电容阵列CDAC的原理图，其中，该电容阵列CDAC由η+1个电容构成，包括η个非冗余位电容和I个冗余位电容，所述冗余位电容为KrC，且KO = Kl = 1，Κ2 = 21，Κ3 = 22，…，Kr = 2r，…，K (n-2) = 2n-3, K (n-1) = 2n_2 (l〈r〈n_l)。如图3所示,并参考逐次逼近型模数转换器的一般工作原理原理可知，当电容阵列CDAC进行采样时，开关SI导通，电容阵列上极板接共模电压VCM，同时，开关SW导通，电容阵列下极板接输入信号INP/INN，冗余位电容KrC此时接共模电压VCM，采样结束后，开关SI断开，开关SW断开后，逐次逼近开关SW_ARRAY接共模电压VCM，进行第一次比较，此后，根据每次的比较结果，电容K (n-1) C对应的开关到电容KlC对应的开关，进行依次切换，最终完成逐次逼近过程，此过程中电容KOC所对应的开关始终接共模电压VCM。
[0055]同样，对逐次逼近过程在数字域进行重构，为了方便理解，最终的二进制输出结果这里用十进制数进行对应表示，故:
[0056]DOUT = 2n-l+2n-2S (n-1) +2n_3S (n-2) + …+2rSr+…+22S3+21S2+S1+0.5S0 (5)
[0057]式(5)中Si(i = 0，1，2，…，r，…，n-2，n_l)根据每次的比较结果取-1或者1，将式(2)带入式(5)并化简得:
[0058]DOUT = 2n-lD(n-l)+2n-2S(n-2)+—+22D2+21Dl+D0+2r+lDr-2r (6)
[0059]由于l〈r〈n-l，电容阵列CDAC为二进制电容阵列，所以可设:KrC = KtC，其中KtC为非冗余位电容中的一个电容，那么式(6)的重构算法如图4所示。
[0060]基于上述分析，可以设定KO = Kl = 1，K2，K3，...，Kr，…，K(n_2)，K(n_l)为自然数(一般实际应用中采用的正整数，这里是为了便于理解故采用自然数来进行说明，下文亦是这样)，且满足Kj < K(j-l)+K(j-2)+…+Kl+K0(l〈j ( n-1)，就意味着可以以自然数的方式设置电容阵列CDAC中K0C，K1C，K2C，K3C，-,KrC,…，K(n_2) C，K(n_l) C等电容的容值，而不以传统的二进制的方式。这样，电容阵列CDAC的实现就很灵活，可以根据不同的需求，设计不同容值组合下的电容阵列，下面介绍这种自然数电容阵列的重构算法。
[0061 ] 特别地，这里需要进行说明的是，上述Kj ( K (j-1) +K (j-2) +...+K1+K0 (l<j ( n-1)中，下标j表示最高位电容到最低位电容或者最低位电容到最高位电容的顺序。举例来说，假设在电容阵列中有10个电容(当然里面包含冗余位电容)，现对该10个电容分别按“最高位电容、次高位电容、第三高位电容、…第九高位电容、最低位电容”的顺序进行依次标记；或者按照“最低位电容、次低位电容、第三低位电容、…第九低位电容、最高位电容”的顺序进行依次标记。其中，在这10个电容中，还必须满足:如果从“最高位电容、次高位电容、第三位电容、…第九位电容、最低位电容”的顺序中任选一位电容，比如选次高位电容,那么该次高位电容的容值必须小于等于最低位电容至第三高位电容所对应电容的总和(同样，如果是从“最低位电容、次低位电容、第三低位电容、…第九低位电容、最高位电容”顺序中任选一位电容，比如选第四低位电容，那么第四低位电容的容值必须小于等于最低位电容至第三低位电容所对应电容的总和)。简单来说，也即是必须满足最低位电容至任一位电容所对应的容值总和必须大于等于与所述任一位电容相邻的高一位电容所对应的电容容值。同理，下文亦是如此。
[0062]具体地，由上述分析同理可得:
[0063]DOUT = 2n-l+K (n-1) S (n-1) +K (n-2) S (n-2) +— +KrSr+- +K3S3+K2S2+K1S1+0.5S0 (7)
[0064]式(7)中Si(i = 0，1，2，…，r，…，n-2，n_l)根据每次的比较结果取-1或者1，将式(2)带入式(7)化简得:
[0065]DOUT = 2K (n-1) D (n-1) +2K (n-2) D (n-2) + …2KrDr+…+2K3D3+2K2D2+2KlDl+D0+2n-1-K (n-1) -K (n-2)-----Kr-----K3-K2-K1-1 (8)
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