放大电路的制作方法
【技术领域】
[0001]本发明涉及放大电路，该放大电路防止输入信号为接地电平时晶体管被破坏的情况。
【背景技术】
[0002]对以往的放大电路进行说明。图9是示出以往的放大电路的电路图。
[0003]以往的放大电路具有输出恒定电压的恒压电路101、NMOS晶体管103、104、负载102、接地端子100、输出端子106以及输入端子105。
[0004]向输入端子105输入输入信号电压Vin，从输出端子106输出输出信号电压Vout。由于NMOS晶体管104的漏极的电压振幅较小，因此可以使用耐压较小的NMOS晶体管104。因此，作为NMOS晶体管104，可以使用具有高值的跨导(transconductance) gm的普通耐压MOS晶体管。另一方面，NMOS晶体管103的跨导gm对放大电路整体的放大率基本没有贡献，因此，通过仅使NMOS晶体管103为高耐压MOS晶体管，能够将负载102的阻抗设定得较高，以便能够产生较大的输出电压振幅，能够提高放大电路整体的增益(例如，参照专利文献I的图1)。
[0005]专利文献1:日本特开2005 - 311689号公报
【发明内容】
[0006]然而，以往的放大电路存在如下的课题:在处于输入信号电压Vin为接地电平的电压且负载102能够提供电流的状态的情况下，NMOS晶体管104的漏极处于浮置状态，产生晶体管的耐压以上的电压而破坏NMOS晶体管104。
[0007]本发明是鉴于上述课题而完成的，提供一种即使输入信号电压Vin为接地电平，也不会破坏NMOS晶体管的漏极的放大电路。
[0008]为了解决以往的课题，本发明的放大电路采取以下这样的结构。
[0009]该放大电路具有:第一晶体管，其栅极与输入端子连接；第二晶体管，其栅极与恒压电路连接，漏极与输出端子连接，源极与第一晶体管的漏极连接，漏极耐压比第一晶体管高；以及箝位电路，其与第一晶体管的漏极连接，限制第一晶体管的漏极电压。
[0010]本发明的放大电路由漏极耐压低的晶体管与漏极耐压高的晶体管构成，由于漏极耐压低的晶体管的漏极上具有箝位电路，因此，能够由箝位电路限制漏极耐压低的晶体管的漏极的电压。因此，能够防止漏极耐压低的晶体管的漏极被破坏。
【附图说明】
[0011]图1是示出第一实施方式的放大电路的结构的电路图。
[0012]图2是示出箝位电路的一例的电路图。
[0013]图3是示出箝位电路的另一例的电路图。
[0014]图4是示出箝位电路的另一例的电路图。
[0015]图5是示出第二实施方式的放大电路的结构的电路图。
[0016]图6是示出第三实施方式的放大电路的结构的电路图。
[0017]图7是示出第四实施方式的放大电路的结构的电路图。
[0018]图8是示出第五实施方式的放大电路的结构的电路图。
[0019]图9是示出以往的放大电路的结构的电路图。
[0020]标号说明:
[0021]100:接地端子;101、302、410:恒压电路；102:负载；105:输入端子；106:输出端子;110、710、810:箝位电路。
【具体实施方式】
[0022]以下，参照附图对本发明的实施方式进行说明。
[0023](第一实施方式)
[0024]图1是第一实施方式的放大电路的电路图。
[0025]第一实施方式的放大电路具有恒压电路10UNM0S晶体管103、104、负载102、接地端子100、输出端子106、输入端子105以及箝位电路110。
[0026]NMOS晶体管104的栅极与输入端子105连接，漏极与箝位电路110的端子111连接，源极与接地端子100连接。NMOS晶体管103的栅极与恒压电路101的正极连接，漏极与输出端子106和负载102连接，源极与NMOS晶体管104的漏极连接。恒压电路101的负极与接地端子100连接。
[0027]图2是示出箝位电路110的一例的电路图。箝位电路110具有串联连接的η个NMOS晶体管201?20η (η为2以上的整数)和端子111。
[0028]NMOS晶体管201?20η的栅极与漏极连接，串联连接在接地端子100与端子111之间。
[0029]接着，对第一实施方式的放大电路的动作进行说明。
[0030]恒压电路101输出恒定电压V2。向输入端子105输入输入信号电压Vin，从输出端子106输出输出信号电压Vout。由于NMOS晶体管104的漏极的电压振幅较小，因此使用耐压较小的NMOS晶体管104，并使跨导gm较高。由于NMOS晶体管103的跨导gm对放大电路整体的放大率基本没有贡献，因此采用漏极耐压高的高耐压MOS晶体管。通过这种结构，能够将负载102的阻抗设定得较高，以便使输出信号电压Vout的振幅增大，能够提高放大电路整体的增益。
[0031]这里，考虑负载102是能够提供电流的状态且输入信号电压Vin为接地电平时。NMOS晶体管103因栅极被输入恒定电压V2而导通。NMOS晶体管104因栅极被输入接地电平的电压而截止，漏极处于浮置状态。在设端子111的箝位电压为箝位电压V1、NMOS晶体管201?20η的阈值分别为Vtn时，箝位电压Vl = VtnXn0由于端子111与NMOS晶体管104的漏极连接，因此，即使NMOS晶体管104的漏极处于浮置状态，也不会施加箝位电压Vl以上的电压，从而能够防止NMOS晶体管104的漏极产生耐压以上的电压而被破坏。关于箝位电压VI，可以通过调节NMOS晶体管201?20η的数量而任意调整，并根据NMOS晶体管104的漏极耐压来进行设定。
[0032]另外，箝位电路110不限于图2的结构，也可以是像图3和图4那样的结构等，只要是限制NMOS晶体管104的漏极电压的结构就可以。
[0033]在图3的箝位电路中，能够通过恒压电路302向PMOS晶体管301的栅极输出的恒定电压而任意地调整箝位电压Vl。
[0034]另外，在图4的箝位电路中，能够通过调整PMOS晶体管401?40η的数量，并根据恒压电路410向PMOS晶体管401的栅极输出的恒定电压，来任意地调整箝位电压VI。
[0035]如以上说明的那样，在第一实施方式的放大电路中，即使输入信号电压Vin为接地电平，也能够通过箝位电路110来限制NMOS晶体管104的漏极的电压。因此，能够防止NMOS晶体管104的漏极被破坏。
[0036](第二实施方式)
[0037]图5是第二实施方式的放大电路的电路图。
[0038]与图1的不同之处在于，将NMOS晶体管103变更为Nch耗尽型晶体管501。其它的与图1相同。
[0039]在这样的电路结构的放大电路中，也能够与第一实施方式同样地得到箝位电路110的效果。即，即使输入信号电压Vin为接地电平，也不会向NMOS晶体管104的漏极施加箝位电压Vl以上的电压，能够防止NMOS晶体管104的漏极被破坏。
[0040](第三实施方式)