连接、负极接地的电容C2组成。
[0034]为确保功率放大器Pl和功率放大器P2的正常运行，该电容C8和电容C9均优先采用贴片电容来实现。而电阻R8、电阻RlO的阻值均为101(0，电阻1?11、电阻1?12、电阻1?13、电阻R14、电阻R15和电阻R16的阻值均为20ΚΩ ;以及电阻R28是电流设定电阻其电阻值为25ΚΩ，电阻R23是限流电阻器。
[0035]如上所述，便可以很好的实现本发明。
【主权项】
1.一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，由场效应管MOS，异或门电路，非门IC1，非门IC3，非门IC4，输入端与非门ICl的输出端相连接的非门IC2，与非门ICl的输入端相连接的一级滤波电路，与非门IC3的输入端相连接二级滤波电路，一端与场效应管MOS的栅极相连接、另一端与非门ICl的输出端相连接的电阻R3，一端与场效应管MOS的栅极相连接、另一端与异或门电路相连接的电阻R5，正极与场效应管MOS的栅极相连接、其负极与非门IC3的输出端相连接的电容C3，以及一端与场效应管MOS的漏极相连接、另一端接地的电阻R9，所述非门IC2的输出端顺次经电阻R7和二极管D3后与开关功率放大电路相连接，所述非门IC4和异或门电路的输出端均与该开关功率放大电路相连接；以及串接在异或门电路与开关功率放大电路之间的光束激发式逻辑放大电路组成；其特征在于，在光束激发式逻辑放大电路与开关功率放大电路之间还串接有三线性缓冲驱动电路；所述三线性缓冲驱动电路由集成块Ul，场效应管M0S2，三极管Q4，三极管Q5，负极与三极管Q5的集电极相连接、正极顺次经电阻R26、极性电容C19、电阻R24后与场效应管M0S2的源极相连接的极性电容C17，正极经电阻R28后与三极管Q5的发射极相连接、负极与集成块Ul的CS脚相连接的极性电容C16，正极经电感L2后与集成块Ul的DM脚相连接、负极经电阻R27后与集成块Ul的HYS脚相连接的极性电容C18，一端与电阻R26与极性电容C19的连接点相连接、另一端经电感LI后与三极管Q5的基极相连接的电阻R25，正极与三极管Q4的集电极相连接、负极经电阻R23后与集成块Ul的LIM脚相连接的极性电容C20，P极接地、N极与场效应管M0S2的漏极相连接的二极管D8，以及一端与三极管Q4的基极相连接、另一端与集成块Ul的SNS脚相连接的电阻R22组成；所述集成块Ul的HG脚与场效应管MOS的栅极相连接，其GND脚接地，以及其IN脚与电感LI与电阻R25的连接点相连接；所述极性电容C18的正极与光束激发式逻辑放大电路相连接；所述三极管Q4的发射极与开关功率放大电路相连接。2.根据权利要求1所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述光束激发式逻辑放大电路由功率放大器P4，与非门IC6，与非门IC7，与非门IC8，负极与功率放大器P4的正极输入端相连接、正极经光二极管D6后接地的极性电容Cl3，一端与极性电容Cl3的正极相连接、另一端经二极管D7后接地的电阻R21，正极与电阻R21和二极管D7的连接点相连接、负极接地的极性电容C15，一端与与非门IC6的负极输入端相连接、另一端与功率放大器P4的正极输入端相连接的电阻R17，串接在功率放大器P4的负极输入端与输出端之间的电阻R18，一端与与非门IC6的输出端相连接、另一端与与非门IC8的负极输入端相连接的电阻R19，正极与与非门IC7的输出端相连接、负极与与非门IC8的负极输入端相连接的电容C14，以及一端与极性电容C15的正极相连接、另一端与与非门IC7的负极输入端相连接的电阻R20组成；所述与非门IC6的正极输入端与功率放大器P4的负极输入端相连接，其输出端与非门IC7的正极输入端相连接，与非门IC8的正极输入端与功率放大器P4的输出端相连接；所述与非门IC8的输出端与极性电容C18的正极相连接，而功率放大器P4的正极输入端则与异或门电路相连接。3.根据权利要求2所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述开关功率放大电路由功率放大器Pl，功率放大器P2，功率放大器P3，串接在功率放大器Pl的输出端与负极输入端之间的电阻R8和电容C8，串接在功率放大器P2的输出端与正极输入端之间的电阻RlO和电容C9，基极与功率放大器Pl的输出端相连接、集电极经电阻Rll后与功率放大器P3的正极输入端相连接的三极管Q2，基极与三极管Q2的发射极相连接、集电极经电阻R12后与功率放大器P3的负极输入端相连接的三极管Q3，基极经电阻R13后与功率放大器P2的输出端相连接、集电极经电阻R16后与三极管Q3的基极相连接的三极管Q1，正极与功率放大器P3的负极输入端相连接、而负极与三极管Q3的发射极相连接并接地的电容C10，与电阻R13相并联的电容Cl I，一端与三极管Ql的基极相连接、另一端外接-4V电压的电阻R14，一端与三极管Ql的发射极相连接、另一端外接-4V电压的电阻R15，与电阻R15相并联的电容C12，以及N极与三极管Q2的集电极相连接、P极外接-4V电压的二极管D5组成；所述功率放大器Pl的正极输入端与二极管D3的N极相连接，非门IC4的输出端则分别与功率放大器Pl的负极输入端和功率放大器P2的正极输入端相连接，所述异或门电路的输出端则与功率放大器P2的负极输入端相连接；所述功率放大器P2的输出端与三极管Q4的发射极相连接。4.根据权利要求3所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述一级滤波电路由P极与非门ICl的输入端相连接、N极经电阻R2和电容Cl后与非门ICl的输入端相连接的二极管D1，以及与二极管Dl相并联的电阻Rl组成；所述电容Cl的负极接地。5.根据权利要求4所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述异或门电路由异或门IC5，N极与异或门IC5的第一输入端相连接、P极与二级滤波电路相连接的二极管D4，一端与二极管D4的P极相连接、另一端外接+12V电压的电阻R6，以及正极与二极管D4的P极相连接、负极接地的电容C4组成；所述异或门IC5的第二输入端与功率放大器Pl的正极输入端相连接，而异或门IC5的输出端则与功率放大器P2的负极输入端相连接；所述电容C4的正极与功率放大器P4的正极输入端相连接。6.根据权利要求5所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述二级滤波电路由N极与非门IC3的输入端相连接、P极与二极管D4的P极相连接的二极管D2，与二极管D2相并联的电阻R4，以及正极与非门IC3的输入端相连接、负极接地的电容C2组成。7.根据权利要求1?6任一项所述的一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，其特征在于，所述的集成块Ul采用型号为LM3401的驱动集成块。
【专利摘要】本发明公开了一种新型三线性缓冲驱动电路的可调迟滞PFET控制系统，由三线性缓冲驱动电路、场效应管MOS、一级滤波电路、二级滤波电路、异或门电路、光束激发式逻辑放大电路、非门IC1、非门IC2、非门IC3、非门IC4、电阻R3、电阻R5、电阻R7、电阻R9、电容C3、二极管D3、光束激光式逻辑放大电路及开关功率放大电路组成。连接时，非门IC2的输入端与非门IC1的输出端相连接，即非门IC1和非门IC2相串接；该一级滤波电路要与非门IC1的输入端相连接；二级滤波电路则与非门IC3的输入端相连接。本发明的整体结构简单方便，能耗非常低，能确保放大信号的质量和性能稳定，有效的降低电路自身和外界的射频干扰。
【IPC分类】H05B37/02
【公开号】CN104968074
【申请号】CN201510317335
【发明人】雷明方
【申请人】成都颉盛科技有限公司
【公开日】2015年10月7日
【申请日】2015年6月11日
【公告号】CN104470101A