源电流出现一个33. 07mA的尖峰，当输入触 发信号从高电平向低电平转换瞬间电源电流出现一个204. 4mA的尖峰。
[0048] 为了克服上述缺陷，本发明所提出的解决方案是：如图8所示采用比例电流源作 偏置代替偏置电阻RP。具体拓扑结构为：
[0049] 第六晶体管Q6的基极与第七晶体管Q7的基极相连接，第六晶体管Q6的发射极通 过第四电阻R4与供电电源VCC相连接，第七晶体管Q7的发射极通过第三电阻R3与供电电 源VCC相连接，第七晶体管Q7的基极与第七晶体管Q7的发射极相连接，第七晶体管Q7的 发射极通过恒流源模块Il接地；
[0050] 第六晶体管Q6的集电极与电节点a相连接；
[0051] 所述第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4和第五晶体管 Q5为NPN型晶体管；所述第六晶体管Q6和第七晶体管Q7为PNP型晶体管。
[0052] 分析输出管在输入触发信号高低电平转换瞬间的工作情况可以知道，当触发信号 电平转换时输出管状态瞬间从截止变为饱和导通（以下降沿来临时的上管为例），在此瞬 间功率管必然通过电节点a与电源VCC之间的偏置电阻抽取电流以提供基极驱动电流，这 必然造成电源电流在极短的转换时间内产生一大的尖峰电流，待输出管状态稳定后此尖峰 电流也随之消失。而本发明采用恒流源作为有源偏置则可为输出管在转换瞬间提供较稳定 的基极驱动电流从而消除转换瞬间电源电流的尖峰大电流。
[0053] 如图6所示，采用该结构后电源电流过冲有所改善，输入信号从高电平向低电平 转换瞬间电源电流过冲基本消除，但输入信号从低电平向高电平转换瞬间仍存在一较大的 179. 9mA的尖峰脉冲。
[0054] 此外为了适应功率型光耦电路对输出驱动能力和速度的要求，我们在此电路结构 的基础上对输出功率管Ql，Q2, Q3, Q4进行了专门的设计。需要指出的是本发明可采用成 熟的双极型集成电路工艺制造，使用时与光耦合器光检测电路的其他信号处理电路集成在 同一单片上。
[0055] 为了提高电路的工作速度我们用SCT(肖特基箝位晶体管）代替可能饱和的一般 晶体管，SCT中的SBD(肖特基势皇二极管）可以使晶体管的V re位在SBD的导通电压上，避 免了晶体管进入深饱和状态，使存储电荷下降，电路速度加快。
[0056] 对SCT的设计中最主要的是对SBD的Vms以及SBD的面积和击穿电压的设计，此外 发射区的有效总周长也是重要参数。
[0057] I) SBD面积的设计
[0058] 由基本理论有SBD两端的电压为：
[0059] Vms(If) = Vdf (If)+IFrs(l)
[0060] 也即是Vms(If)与SBD的导通电流、导通电压以及SBD的串联电阻有关，而SBD的 串联电阻与SBD的面积有关，所以SBD的设计主要是在给定V ms(If)和If的情况下设计SBD 的面积。由SBD的V-I关系有：
[0061] I = Ids [exp (V/Vt)-1]
[0062] (2)
[0063] Ids为反向饱和电流可表示为：
[0065] 式中为有效里查森常数，室温下N-Si的R $为112A/cm2 · K2, T为绝对温度表示 的结温为金属与半导体之间接触势皇高度，数值因金属与半导体不同而异，Al-Si形成 的SBD其％为0.7V。
[0066] 从式2,3可以看出即是在满足一定的ID下求得恰当的SBD面积和形状来满足对 VMS的要求。
[0067] 2)击穿电压的设计
[0068] SBD的击穿电压大小与SBD的结构有很大关系。一般常用的SBD有三种结构，在进 行电路设计时可根据耐压的要求选用相应的结构。
[0069] 在本设计中考虑到电路工作电压范围比较宽（10V-30V)，为了保证电路在各种工 作电压下稳定工作我们采用三种结构中BV最大的一种结构：P +扩散保护环结构，如图7所 示，这种结构使电场集中的情况得到缓和，防止漏电流带来的不稳定性，而且BV基本上由 N-Si掺杂浓度决定，其BV多25V，但面积和寄生电容都增大了。
[0070] 3)发射区的有效总周长的设计
[0071] 由于发射极电流的"电流集边"效应，使得晶体管的最大工作电流Iemax正比于有 效发射极周长，而与发射区面积大小几乎无关，功率管的有效发射区周长可按式4计算：
[0073] 对于该工艺中的NPN管一般取：
[0074] α E= 〇· 05 ~0· 16mA/ μπι(小信号放大）
[0075] αΕ= 〇· 16 ~0.40滅/^111(大信号放大）
[0076] 由于功率管需要输出大幅度的逻辑电平信号，所以我们取α E= 〇. 2mA/μ m。由电 路原理分析，各功率管最大瞬态电流Ιε_可达到130mA左右，故容易得到：
[0078] 4)功率管之间连接线宽度的设计
[0079] 金属膜互连线主要用于传输大电流密度的地方。由于铝具有导电性能好，与硅和 附性好，能与硅形成良好的欧姆接触，易于加工，合金温度低等优点，所以一般集成 电路都选用铝膜作内连线。
[0080] 在设计互连线的铝条图形时，除考虑连通电路和设计规则规定的最小尺寸（包括 最小铝条宽度和铝条间距，与电极孔的最小覆盖等）限制外，还应注意长引线的电阻、大电 流密度的限制、Si-Al互熔等几个问题，特别对于功率晶体管连接Al线一定要保证有足够 的宽度。
[0081] 电流太大会引起铝膜结球，即使电流不太大，长时间较大电流通过铝条，会产生铝 的"电迀移"现象，即铝离于从负极向正电极方向移动。结果在铝连线一端产生晶须，另一 端则产生空洞，严重时甚至断路。GJB597A规定，流经纯铝膜的电流密度为
[0082] J 5 X IO5A/cm2= 5mA/ μ m 2 (5)
[0083] 在设计流经大电流的地线和电源线时，一定要保证铝条有足够的宽度。一 般情况下铝膜的厚度tA1= (1.2±0.2) μπι，这里我们取铝膜厚度为1.2μπι根据电 路设计要求功率管连线必须承受IOOmA以上的电流，可以计算出铝膜最窄宽度为：
[0084] 最后我们阐述四个功率管的布局：
[0085] 在IC中，晶体管的图形、电阻的阻值以及它们的位置都是出光刻掩模版决定的， 产品的质量、成品率在很大程度上也取决于它。要使设计出来的版图在现有工艺水平下取 得最好的效果，应根据电路原理，充分了解各元件的情况和它们对电路参数的影响，合理的 对各元件进行布局，而要完成布局工作首先必须根据电路原理合理地划分隔离区。
[0086] 每个隔离区对整个版图来说可作为一个单元，在版图中调动位置时，可作为一个 整体，每个隔离区个的内容完全可以独立设计。一般来说，每个晶体管各单独占一个隔离 区，但对共集电极的NPN管（或共基极的PNP管）则可共用一个隔离区；几个基区电阻可以 共用一个隔离区，但因为电阻岛的形状往往由晶体管的布图决定，为了整个布图的合理，不 一定所有的电阻都故人一个隔离岛，而有的电阻则可和晶体管放在一个隔离区内，以有利 于布局和节省面积；各个压焊点也要有单独的隔离岛，以防止压焊点之间发生短路，这样， 即使每个压焊点下的氧化层都存在缺陷，造成Al层与下边的外延层相通，也不会造成压焊 点之间短路。
[0087] 在本设计中由于Q4, Q2是集电极相连NPN管，所以可以共用一个隔离岛。电路共 划分为四个隔离岛（压焊块除外）。也即是Q4, Q2共用一个隔离岛，Ql，Q3各占一个隔离 岛，Rl，R2，R3，R4共用个隔尚岛。
[0088] 版图设计时要特别重视对称元件的设计。为了更好地消除热梯度、材料的不均勾 及工艺等对于对称性的不利影响，应当仔细做好热平衡的设计，以使要求对称的元件处于 温度分布完全一样的条件下，在本发明中我们把输出级功耗较大四个功率管放在芯片一端 中心线的两侧。
[0089] 最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较 佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技 术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本 发明的权利要求范围当中。
【主权项】
1. 一种功率输出电路，其特征在于，包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3 和第四晶体管Q4 ;第一晶体管Ql的基极是功率输出电路的输入端； 第一晶体管Ql的集电极与第三晶体管Q3的基极相连接，连接电节点记为电节点a ;第 三晶体管Q3的集电极通过第二电阻R2与供电电源VCC相连接，第三晶体管Q3的集电极与 第四晶体管Q4的集电极相连接，第三晶体管Q3的发射极与第四晶体管Q4的基极相连接， 第三晶体管Q3的发射极与第四晶体管Q4的发射极之间接有第一电阻Rl ;第四晶体管Q4的 发射极是功率输出电路的输出端； 第一晶体管Ql的发射极与第二晶体管Q2的基极相连接，连接电节点记为电节点b ;电 节点b通过第五电阻R5与第五晶体管Q5的基极相连接，电节点b通过第六电阻R6与第五 晶体管Q5的集电极相连接，第五晶体管Q5的发射极接地； 第二晶体管Q2的集电极与所述功率输出电路的输出端相连接； 所述电节点a通过偏置电阻RP与电源VCC相连接； 所述第一晶体管Ql、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4和第五晶体管Q5为 NPN型晶体管。2. 根据权利要求1所述的一种功率输出电路，其特征在于，所述第一晶体管Ql为肖特 基箝位晶体管，所述第二晶体管Q2为肖特基箝位晶体管、所述第三晶体管Q3为肖特基箝位 晶体管、所述第四晶体管Q4为肖特基箝位晶体管。3. 根据权利要求1或者2所述的一种功率输出电路，其特征在于，所述第一晶体管 Ql的发射区有效总周长为650um，所述第二晶体管Q2的发射区有效总周长为650um，所述 第三晶体管Q3的发射区有效总周长为650um，所述第四晶体管Q4的发射区有效总周长为 650um〇
【专利摘要】本发明公开了一种功率输出电路，包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4；第一晶体管Q1的基极是功率输出电路的输入端，第四晶体管Q4的发射极是功率输出电路的输出端，电节点a通过偏置电阻RP与电源VCC相连接。本发明具有开关速度快，抗干扰能力强，输出信号矩形特性良好的有益效果。
【IPC分类】H03K19/017, H03K19/0952
【公开号】CN105099430
【申请号】CN201510519608
【发明人】尹洪剑
【申请人】重庆电子工程职业学院
【公开日】2015年11月25日
【申请日】2015年8月16日