一种基于随机二进制数据流的有效低复杂度串行抵消列表极化码译码算法及其译码构架的制作方法
【技术领域】
[0001] 本发明涉及编码技术极化码的有效译码，具体为一种适用于极化码的地复杂度串 行抵消列表译码算法及其译码构架。
【背景技术】
[0002] Arlkan提出，极性码是信道编码的第一类，几乎可实现对称的二进制输入离散无 记忆信道的容量(B-DMCs)。由于其较低的计算复杂度为O(NlogN)，其中N为极化码长度；以 及快速傅氏变换Fast Fourier Transformation(FFT)形式的译码结构，串行抵消译码 successive cancellation(SC)算法已经成为最有效的极化译码算法之一。然而相比于最 大似然maximum likelihood(ML)解码器，串行抵消译码器的解码性能仍然有较大的衰落。 为了缩小由传统的串行抵消译码器的次最优路径选择带来的性能差距，列表串行抵消译码 算法(list SC polar decoder)应运而生。加入列表(L)后，带来了更多的路径选择的机会。 仿真结果表明，列表SC极解码器可以超越著名的LDPC码的误码率。
[0003] 串行抵消列表译码器的主要缺点是，随着列表L大小的增大，译码器的复杂度线性 增加。换句话说，为了实现更好的性能，串行抵消列表译码器必须遭受极大地硬件成本，特 别是当列表L相当大的时候。此外，对于某些高度噪声的应用场景，现有的串行抵消列表译 码器抗噪声能力不足。为了解决上述问题，本发明提出了基于随机二进制数据流的极性解 码算法，即引入随机数据流作为运算核心。得益于随机解码的优点，串行抵消列表译码器能 够达到了良好的误码率性能，减少复杂度和容错性。然而，在实践中直接应用基于随机数据 流的串行抵消列表译码器，由于运算中随机序列随机性的不断丢失，将导致译码性能的严 重下降。在本发明中，提出一种"概率翻倍方案"DPA(Doubling Probability Approach)，以 提高解码性能。同时给出了上述译码算法的相应硬件架构。
【发明内容】
[0004] 针对上述现有技术的不足，本发明的目的是提供一种基于随机二进制数据流的有 效低复杂度串行抵消列表极化码译码算法及其译码构架，以降低整个系统的复杂度，同时 改善随机数据流译码的性能。
[0005] 为实现上述目的，本发明采用以下技术方案：
[0006] -种基于随机二进制数据流的有效低复杂度串行抵消列表极化码译码算法，包括 以下步骤：
[0007] (1)将接收到的待译码向量71=(71，. . .，yN)通过信道消息缩放算法后转变为相应 输入概率Pr(.v,_ = 1) = -~^值，其中α为信道缩放系数，e为自然数常数，N为极化码码长； e 1 +1 (2)将计算好的N个码字对应的输入概率值通过CPU生成N组对应的长度为1024位的随机二 进制数据流，即每个概率值用长度为1024的随机二进制数据流表示;将这N组数据流按位分 别输入到译码构架的两个基本碟形译码框架的输入端，两组框架的输入数据相同；
[0008] (3)数据流通过两组1吨办级基本碟形译码框架混合节点的计算后得到i),译码的条 件概率值和M
[0009] (4)通过反相器计算出四条路径的条件概率随机数据流乂 =卜p;和乂 = 1 - 乂 ；
[0010] (5)将四个条件概率分别通过一个与门实现最终判别路径概率；
[0011] /^) = /^ 1 )/?, i $ 1)的循环累乘运算：
[0012] 将得到的四个概率值八句)通过排序选取两个最大值对应的两条最优路径；
[0013] 将结果通入"概率翻倍模块中"进行整体概率放大，并通过memory存储已选路径；
[0014] 将选定的两条路径对应的彳）值反馈到该步骤中与门的一个输入端，等待下一 层四组条件概率4+1的到来，不断循环累乘；
[0015] (6)通过反馈模块的计算，将选取出的两条路径中的i个译码值通过一定规律整合 成一个信号，反馈给基本碟形框架中，数据流再次通过基本碟形译码框架，并得到U马的 条件概率值A+ 1和片+1;
[0016] (7)重复上述步骤(4)、（5)和(6)，直到N个码字全部译完，从而得到最优路径译码 结果 ? ….,.%)?
[0017] -种基于随机二进制数据流列表串行抵消译码构架，它包含两个基本碟形译码框 架，两个基本碟形译码框架分别连接列表核心模块;还包括两个反相器，两个反相器分别并 联于两个基本碟形译码框架与列表核心模块的连接线路中；表核心模块连接有反馈模块。
[0018] 所述基本碟形译码框架包含了Ν-1个混合节点模块，这Ν-1个节点模块被分为 log2NS2Xl形式，该构架连接有一个用于提供调配信息的外部反馈模块。
[0019] 所述混合节点模块由于使用二进制数据流作为处理数据，此处混合节点模块为单 比特运算，所述混合节点模块包括一个单输入与门，一个二输入或门，一个二输入非门，一 个二输入异或门，一个JK触发器，两个二输入数据选择器，其中，二输入异或门的输入端输 入随机数据流，输出端连接第二二输入数据选择器的输入端;二输入非门的输入端输入随 机数据流，输出端接第一二输入数据选择器的输入端;第一二输入数据选择器的输入端接 随机数据流，输出端分别接单输入与门和二输入或门的输入端;单输入与门和二输入或门 的输入端均接随机数据流，单输入与门和二输入或门的输出端均接JK触发器的输入端;JK 触发器的输出端接第二二输入数据选择器。
[0020] 所述列表核心模块包括4个与门，4个与门均连接有排序模块，排序模块连接概率 翻倍模块，概率翻倍模块连接memory存储模块，memory存储模块分别连接所述的4个与门。
[0021] 本发明的有益效果是：
[0022] 本发明引入了随机二进制数据流作为极化码列表串行抵消译码的计算核心，这样 的操作将原本并行的数据计算单元，改为了通过单比特与单比特概率数据流计算的单元。 极大程度上降低了整个系统的复杂度。同时通过"信道消息缩放方案"Channel Message Sea 1 ing (CMS)与"概率翻倍" DPA(Doub 1 ing Probabi 1 ity Approach极大地改善了随机数据 流译码的性能。具体如下：
[0023] (1)通过随机二进制数据流所代表的概率信息代替了传统SC解码中的比重值，巧 妙运用比特间运算，极大程度上降低了整个系统的硬件复杂度。传统SC译码器的复杂度为0 (10qN)，本发明复杂度为0(7LN)，其中q为量化长度通常取10，L为列表长度此处取1或2，N为 极化码长度；
[0024] (2)本发明通过"信道消息缩放方案"Channel Message Scaling(CMS)与"概率翻 倍"DPA(Doubling Probability Approach极大地改善了随机数据流译码的性能；
[0025] (3)本发明中量化长度q越大，二进制数据流的长度越大，计算结果越精确，相对应 的延时越长。而随机二进制数据流长度的可调控性强，数据流长短可根据系统所需精确度 调配，而不影响系统构架。
[0026] (4)本发明同时给出了详尽基于随机二进制数据流的有效低复杂度串行抵消列表 极化码译码算法，同时根据该算法设计并搭建了完整的硬件构架平台。
【附图说明】
[0027] 图1为64位极化码译码中不同ae[0，l]取值下的误比特率性能对比；
[0028] 图2为分别使用传统SC译码、直接随机数据流SC译码以及信道缩放为0.5时的随机 数据流SC译码的误比特性能对比图；
[0029] 图3为列表长度为2时的，基于随机二进制数据流的译码路径选择示意图；
[0030] 图4为经过"概率翻倍"DPA(Doubling Probability Approach)后的随机数据流译 码与传统SC译码性能的误比特率对比图；
[00